特許
J-GLOBAL ID：200903051855789549

半導体メモリおよびその製造方法

発明者：
中林 正明

中林 正明 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平8-331319
公開番号（公開出願番号）：特開平10-173138
出願日： 1996年12月11日
公開日（公表日）： 1998年06月26日
要約：
【要約】 (修正有)【課題】信頼性、特性にすぐれた強誘電体膜や高誘電体膜を用いたDRAMやFRAM装置を得る。【解決手段】強誘電体膜や高誘電体膜を用いたメモリ構造において、キャパシタ下層電極25に、IrとIrO2 やRuとRuO2 の積層構造を用いる。また、Pt-Ir合金を用いる。
請求項（抜粋）：
一導電型半導体基板上にゲート絶縁膜を介して形成され、ワード線に接続されるMISトランジスタのゲート電極と、前記ゲート電極の両側の一導電型半導体基板中に形成された前記MISトランジスタのソース・ドレインとなる反対導電型の拡散層と、前記拡散層の一方に接続されたビット線と、前記MISトランジスタを含む前記半導体基板上に形成された絶縁膜と、前記絶縁膜に形成され前記拡散層の他方に達するコンタクトホールと、前記コンタクトホール内に埋め込まれた埋め込み導電層と、前記埋め込み導電層を含む前記絶縁膜上に形成され、前記埋め込み導電層に電気的に接続された、Ir層と前記Ir層上に形成されたIrO2 層とを含む下層電極と、前記下層電極表面に形成されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜表面に形成された上層電極とを有することを特徴とする半導体メモリ。
IPC (8件)：
H01L 27/10 451 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (5件)：
H01L 27/10 451 ,  H01L 27/04 C ,  H01L 27/10 621 B ,  H01L 27/10 651 ,  H01L 29/78 371
引用特許：
審査官引用 (6件)
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