特許
J-GLOBAL ID：200903052192618881
半導体装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2002-211019
公開番号（公開出願番号）：特開2004-055812
出願日： 2002年07月19日
公開日（公表日）： 2004年02月19日
要約：
【課題】パワーMISFETのゲート抵抗を低減し、装置の特性の向上を図る。【解決手段】チップ領域CAのY方向にストライプ状に形成された複数の溝の内部の多結晶シリコン膜よりなるゲート部と電気的に接続されるゲート電極GEを、前記ストライプ状の溝の間に形成されるソース領域と電気的に接続されるソース電極SEと同層の膜で形成し、さらに、ゲート電極GEを、チップ領域CAの周辺に沿って形成されたゲート電極部G1と、チップ領域CAをX方向に2分割するよう配置されたゲートフィンガー部G2とで構成し、ソース電極SEを、ゲートフィンガー部G2の上部に位置する部分と、下部に位置する部分とで構成し、ゲート電極GEおよびソース電極SEをバンプ電極を介してリードフレームと接続する。【選択図】 図11
請求項（抜粋）：
(a)半導体基板のチップ領域に形成されたMISFETであって、第1導体よりなるゲート部、ソース部およびドレイン部と、を有するMISFETと、
(b)前記ゲート部と電気的に接続され、前記第1導体より抵抗率の低い第2導体よりなるゲート電極であって、
(b1)前記チップ領域の周辺に沿って形成された第1部と、
(b2)前記第1部と接続され、前記第1部より内側の前記チップ領域に形成された第2部と、を有するゲート電極と、
(c)前記ソース部と電気的に接続され、前記第2導体からなるソース電極であって、前記チップ領域内に複数形成されたソース電極と、
(d)前記ゲート電極および前記複数のソース電極のそれぞれの上部に形成されたバンプ電極と、を有し、
(e)前記ゲート電極およびソース電極は同層であり、
(f)前記複数のソース電極の隣接するソース電極間に、前記ゲート電極の前記第2部が配置されていることを特徴とする半導体装置。
IPC (3件)：
H01L29/78
, H01L21/60
, H01L29/417
H01L29/78 652K
, H01L29/78 652S
, H01L29/78 653A
, H01L29/50 M
, H01L21/92 602Z
4M104AA01
, 4M104BB01
, 4M104BB02
, 4M104BB05
, 4M104BB14
, 4M104BB39
, 4M104CC01
, 4M104CC05
, 4M104DD16
, 4M104DD20
, 4M104DD37
, 4M104DD63
, 4M104DD91
, 4M104EE03
, 4M104EE12
, 4M104EE16
, 4M104FF27
, 4M104FF34
, 4M104GG08
, 4M104GG09
, 4M104GG18
, 4M104HH14
, 4M104HH16
