特許
J-GLOBAL ID：200903052468327991

半導体装置及びその製造方法

発明者：
豊島 義明

豊島 義明 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-002495
公開番号（公開出願番号）：特開2000-208770
出願日： 1999年01月08日
公開日（公表日）： 2000年07月28日
要約：
【要約】【課題】本発明は、埋め込みゲート電極とソース・ドレイン拡散層とのオーバーラップによる寄生容量を最小化し、高性能かつ短チャネル効果を抑制する。【解決手段】層間絶縁膜19内の開口部20aよりイオン注入により半導体基板10表面に形成された埋め込みゲート電極22aと、開口部20aをタングステンで埋め込み形成されたゲート電極25aは電気的に接続されている。
請求項（抜粋）：
半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成された半導体薄膜層と、前記半導体薄膜層内に形成された能動素子領域と、前記能動素子領域表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、ゲート電極のための開口を有する層間絶縁膜と、前記層間絶縁膜に設けられた開口内に形成され、前記ゲート絶縁膜と接する前記ゲート電極と、前記能動素子領域内に前記ゲート電極と自己整合的に形成されたソース及びドレイン拡散層と、前記半導体基板内に前記ゲート電極のための前記層間絶縁膜の開口に対して自己整合的に形成された埋め込みゲート電極とを有し、前記埋め込みゲート電極は前記ゲート電極と電気的に接続された電極であることを特徴とする半導体装置。
IPC (2件)：
H01L 29/786 ,  H01L 21/336
FI (2件)：
H01L 29/78 617 N ,  H01L 29/78 616 M
Fターム (24件)：
5F110AA04 ,  5F110BB06 ,  5F110CC02 ,  5F110CC08 ,  5F110DD05 ,  5F110DD13 ,  5F110DD24 ,  5F110EE02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE22 ,  5F110EE30 ,  5F110EE41 ,  5F110EE44 ,  5F110EE48 ,  5F110FF02 ,  5F110FF23 ,  5F110GG02 ,  5F110GG12 ,  5F110HJ13 ,  5F110NN62 ,  5F110QQ01 ,  5F110QQ11 ,  5F110QQ17
引用特許：
審査官引用 (4件)
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