特許
J-GLOBAL ID：200903052590994729

半導体装置およびその製造方法

発明者：
林 正浩

林 正浩 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (1件)： 井上 一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-348034
公開番号（公開出願番号）：特開2000-286346
出願日： 1999年12月07日
公開日（公表日）： 2000年10月13日
要約：
【要約】【課題】 ウェル領域の高密度化とともに、複数の高耐圧トランジスタを異なる電圧で独立して駆動することができるウェル構造を含む半導体装置およびその製造方法を提供する。【解決手段】 半導体装置は、シリコン基板21に形成された第1導電型(P型)の第1のウェル35と、第1のウェル35と隣接する第2導電型(N型)の第2のウェル29と、第2のウェル29内に形成された第1導電型(P型)の第3のウェル41と、からなるトリプルウェルを含む。各ウェル内には、高耐圧MOSFETが設けられている。各MOSFET100N,200P,300Nは、それぞれゲート絶縁層78の周囲のウェル中にオフセット領域を有する。このオフセット領域は、シリコン基板21上のオフセットLOCOS層65aの下に設けられた低濃度不純物層63a,57aからなる。
請求項（抜粋）：
半導体基板に形成された第1導電型の第1のウェルと、前記半導体基板に形成され、前記第1のウェルと隣接する第2導電型の第2のウェルと、前記第2のウェル内に形成された第1導電型の第3のウェルと、各前記ウェル内に形成された電界効果トランジスタと、を含み、前記電界効果トランジスタは、ゲート絶縁層の周囲の半導体基板中にオフセット領域を有し、該オフセット領域は、前記半導体基板上のLOCOS層の下に設けられた低濃度不純物層からなる、半導体装置。
IPC (3件)：
H01L 21/8238 ,  H01L 27/092 ,  H01L 21/265
FI (3件)：
H01L 27/08 321 B ,  H01L 21/265 604 X ,  H01L 27/08 321 E
Fターム (17件)：
5F048AA01 ,  5F048AA05 ,  5F048AA07 ,  5F048AC01 ,  5F048AC06 ,  5F048BA01 ,  5F048BB05 ,  5F048BD04 ,  5F048BE00 ,  5F048BE01 ,  5F048BE02 ,  5F048BE03 ,  5F048BF02 ,  5F048BG00 ,  5F048BG12 ,  5F048BH07 ,  5F048BH09
引用特許：
審査官引用 (7件)
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