特許
J-GLOBAL ID：200903052667748220

電界効果トランジスタの製造方法

発明者：
東郷 光洋

東郷 光洋 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 畑 泰之
公報種別：公開公報
出願番号（国際出願番号）：特願平11-105405
公開番号（公開出願番号）：特開2000-299458
出願日： 1999年04月13日
公開日（公表日）： 2000年10月24日
要約：
【要約】【課題】 シリコンのエピタキシャル成長時に素子領域間の短絡を防ぐ、電界効果トランジスタの製造方法を提供する。【解決手段】 基板1に素子分離絶縁膜11およびウェル9を形成する第1の工程と、当該基板1全面に層間絶縁膜13を形成する第2の工程、当該層間絶縁膜13に、当該基板1上の当該素子分離絶縁膜11間に於けるゲート電極形成予定領域2に対応する部分に開口部3を設ける第3の工程、当該開口部3内に露出した当該基板1の表面4にシリコン15を選択的にエピタキシャル成長させる第4の工程、当該エピタキシャル成長させたシリコン膜層15上にゲート絶縁膜16を形成する第5の工程及び当該ゲート絶縁膜16上にゲート電極17を形成する第6の工程とから構成されている電界効果トランジスタの製造方法。
請求項（抜粋）：
基板に素子分離絶縁膜およびウェルを形成する第1の工程と、当該基板全面に層間絶縁膜を形成する第2の工程、当該層間絶縁膜に、当該基板上の当該素子分離絶縁膜間に於けるゲート電極形成予定領域に対応する部分に開口部を設ける第3の工程、当該開口部内に露出した当該基板表面にシリコンをエピタキシャル成長させる第4の工程、当該エピタキシャル成長させたシリコン膜層上にゲート絶縁膜を形成する第5の工程及び当該ゲート絶縁膜上にゲート電極を形成する第6の工程とから構成されていることを特徴とする電界効果トランジスタの製造方法。
IPC (5件)：
H01L 29/78 ,  H01L 21/336 ,  H01L 21/8234 ,  H01L 27/06 ,  H01L 29/43
FI (4件)：
H01L 29/78 301 P ,  H01L 27/06 102 C ,  H01L 29/62 G ,  H01L 29/78 301 H
Fターム (57件)：
4M104AA01 ,  4M104BB01 ,  4M104BB18 ,  4M104BB33 ,  4M104CC05 ,  4M104DD03 ,  4M104DD07 ,  4M104DD13 ,  4M104DD16 ,  4M104DD26 ,  4M104DD37 ,  4M104EE03 ,  4M104EE06 ,  4M104FF06 ,  4M104FF14 ,  4M104FF24 ,  4M104FF26 ,  4M104GG09 ,  4M104HH05 ,  5F040DA06 ,  5F040DA14 ,  5F040DB03 ,  5F040DC01 ,  5F040EC02 ,  5F040EC04 ,  5F040EC07 ,  5F040EC13 ,  5F040EC19 ,  5F040EE01 ,  5F040EE04 ,  5F040EE05 ,  5F040EH02 ,  5F040EH03 ,  5F040EK01 ,  5F040EM02 ,  5F040FA01 ,  5F040FA02 ,  5F040FB05 ,  5F040FC06 ,  5F040FC10 ,  5F040FC19 ,  5F048AA01 ,  5F048AA07 ,  5F048AB10 ,  5F048AC03 ,  5F048BA01 ,  5F048BB05 ,  5F048BB08 ,  5F048BB09 ,  5F048BB13 ,  5F048BB18 ,  5F048BC15 ,  5F048BD04 ,  5F048BD09 ,  5F048BE03 ,  5F048BF06 ,  5F048BG12
引用特許：
審査官引用 (6件)
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