特許

J-GLOBAL ID：200903053275379818

半導体装置

発明者： 舛岡 富士雄 ,  堀井 新司 ,  谷上 拓司 ,  横山 敬 ,  竹内 昇
出願人/特許権者： 舛岡 富士雄 ,  シャープ株式会社
代理人 (1件)： 野河 信太郎
公報種別：公開公報
出願番号（国際出願番号）：特願2003-207340
公開番号（公開出願番号）：特開2005-064031
出願日： 2003年08月12日
公開日（公表日）： 2005年03月10日
要約：

【課題】SGTやS-SGTにおいて、基板バイアス効果を低減することを課題とする。【解決手段】半導体基板と、該半導体基板上に形成される第1導電型の柱状半導体層と、該柱状半導体層の上部と下部に形成される第2導電型のソース・ドレイン拡散層と、該柱状半導体層の側面にゲート絶縁膜を介して形成されるゲート電極とを有するメモリセルを含み、該柱状半導体層の内部に、第2導電型の半導体層、絶縁体又は空洞を備えた半導体装置により上記課題を解決する。【選択図】 図1

請求項（抜粋）：

半導体基板上に形成される第1導電型の柱状半導体層と、 該柱状半導体層の上部と下部に形成される第2導電型のソース・ドレイン拡散層と、 該柱状半導体層の内部に形成される第2導電型の半導体層又は空洞と、 該柱状半導体層の側面に、ゲート絶縁膜を介して形成されるゲート電極とを有するか又は電荷蓄積層を介して形成される制御ゲート電極とを有するメモリセルを含むことを特徴とする半導体装置。

IPC (5件)：

H01L21/8247 ,  H01L27/115 ,  H01L29/78 ,  H01L29/788 ,  H01L29/792

FI (3件)：

H01L27/10 434 ,  H01L29/78 301X ,  H01L29/78 371

Fターム (59件)：

5F083EP02 ,  5F083EP17 ,  5F083EP18 ,  5F083EP22 ,  5F083EP55 ,  5F083EP62 ,  5F083EP67 ,  5F083EP76 ,  5F083ER22 ,  5F083GA09 ,  5F083JA02 ,  5F083JA04 ,  5F083JA05 ,  5F083JA06 ,  5F083JA19 ,  5F083JA35 ,  5F083PR09 ,  5F083PR25 ,  5F101BA29 ,  5F101BA45 ,  5F101BA54 ,  5F101BB02 ,  5F101BD16 ,  5F101BD34 ,  5F101BH11 ,  5F140AA00 ,  5F140AA21 ,  5F140AA22 ,  5F140AA39 ,  5F140AB03 ,  5F140AC19 ,  5F140AC32 ,  5F140BA01 ,  5F140BA05 ,  5F140BB04 ,  5F140BC13 ,  5F140BC15 ,  5F140BD01 ,  5F140BD02 ,  5F140BD05 ,  5F140BD07 ,  5F140BD09 ,  5F140BD11 ,  5F140BD12 ,  5F140BE07 ,  5F140BF01 ,  5F140BF04 ,  5F140BF05 ,  5F140BF08 ,  5F140BF44 ,  5F140BF54 ,  5F140BH04 ,  5F140BH06 ,  5F140BH30 ,  5F140BH40 ,  5F140BH45 ,  5F140BK14 ,  5F140CD02 ,  5F140CE20

引用特許：

審査官引用 (3件)

• 半導体記憶装置及びその製造方法
  公報種別：公開公報   出願番号：特願2001-190270   出願人：舛岡富士雄, シャープ株式会社
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平3-212104   出願人：富士通株式会社
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平11-113653   出願人：株式会社東芝