特許
J-GLOBAL ID：200903053780565081

記憶装置の制御方法および記憶装置ならびに記憶装置の製造方法

発明者：
佐藤 友美

佐藤 友美 について


出願人/特許権者：
株式会社知識情報研究所

株式会社知識情報研究所 について


代理人 (1件)： 筒井 大和 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-257301
公開番号（公開出願番号）：特開平11-096081
出願日： 1997年09月22日
公開日（公表日）： 1999年04月09日
要約：
【要約】【課題】 半導体メモリを記憶媒体とする低価格で高信頼性の記憶装置を提供する。【解決手段】 基板500の上に、ブロック制御部220とその上に積層された複数の半導体メモリ素子210および予備半導体メモリ素子210aからなる複数の再配置可能メモリブロック200と、再配置可能メモリブロック200内のエラー領域の代替記憶領域を提供するエラー補償用メモリブロック300と、全体を制御するとともに、外部との間で授受されるデータの符号化および復号化等の手段にて誤り訂正を行う主制御部100とを実装して構成される半導体ディスク装置である。ブロック制御部220は配下の半導体メモリ素子210のエラー領域を避けて記憶空間を再配置する制御論理を備えており、不良品の半導体メモリ素子210を実装することで高信頼度の半導体メモリ媒体を安価に構築可能にする。
請求項（抜粋）：
記憶媒体として複数の半導体メモリ素子を備えた記憶装置の制御方法であって、個々の前記半導体メモリ素子における所望の論理的または物理的な単位記憶領域毎のエラーレベルを判別し、前記エラーレベルが所定の規定レベルよりも劣る前記単位記憶領域を避けて前記半導体メモリ素子に対するデータの書き込みおよび読み出しの少なくとも一方を実行することを特徴とする記憶装置の制御方法。
IPC (4件)：
G06F 12/16 310 ,  G11C 11/413 ,  G11C 16/06 ,  G11C 29/00 605
FI (4件)：
G06F 12/16 310 R ,  G11C 29/00 605 C ,  G11C 11/34 341 C ,  G11C 17/00 639 A
引用特許：
審査官引用 (5件)
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