半導体記憶装置

発明者：
出願人/特許権者：
代理人 (1件)：深見久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-133820
公開番号（公開出願番号）：特開平11-149779
出願日： 1998年05月15日
公開日（公表日）： 1999年06月02日
要約：

【要約】【課題】セルフリフレッシュ動作モードにおける消費電力を低減することが可能な半導体記憶装置を提供する。【解決手段】セルフリフレッシュモードにおいては、プリチャージ電位発生回路1052は、内部電源電位Vccaの1/2の電位レベルよりも低い電位レベルを出力する。一方、内部駆動回路1056は、シェアードセンスアンプ構成となっているセンスアンプとビット線対との選択的な結合を指示するための信号BLIのレベルとして、セルフリフレッシュモード時は内部電源電位Vccaを出力する。これにより、セルフリフレッシュサイクル時間を増大させ、ビット線の充電電流を低減できる。

請求項（抜粋）：

セルフリフレッシュモードを有する半導体記憶装置であって、第1の電位を供給する第1の電源と、外部電源電位を受けて、前記第1の電位よりも高い第2の電位を供給する内部電源と、外部電源電位を受けて、前記第2の電位よりも高い第3の電位を供給する昇圧電源と、外部からの制御信号に応じて、前記セルフリフレッシュモードが指定されたことを検知する動作モード指定手段と、行列状に配列された複数のメモリセルを含むメモリセルアレイと、各メモリセル行に対応して設けられ、対応する行が選択されたことに応じて活性化されるワード線と、メモリセル列に対応して設けられるビット線対と、前記ビット線対の抑圧電位を生成するプリチャージ電位発生手段とを備え、前記プリチャージ電位発生手段は、前記セルフリフレッシュモードが指定されたことに応じて、通常動作時よりも低いプリチャージ電位を出力し、少なくとも2つの前記ビット線対に共通に設けられ、第1および第2の感知ノードを有する複数の感知増幅手段をさらに備え、前記感知増幅手段は、選択されたメモリセルに保持された情報に応じて、対応するビット線対と結合する前記第1および第2の感知ノードのそれぞれの電位レベルを相補的に前記第1および第2の電位とし、外部からのアドレス信号に応じて、選択された列に対応するビット線対と、対応する感知増幅手段とを選択的に結合する複数のビット線選択手段をさらに備え、前記ビット線選択手段は、前記感知増幅手段と前記対応するビット線対との接続を開閉するnチャネル型MOSトランジスタを含み、前記nチャネル型MOSトランジスタを、通常動作時には前記第3の電位で、前記セルフリフレッシュモード時は前記第2の電位で駆動する駆動電位発生手段をさらに備える、半導体記憶装置。

IPC (3件)：

G11C 11/409 , G11C 11/407 , G11C 11/403

FI (3件)：

G11C 11/34 353 F , G11C 11/34 354 F , G11C 11/34 363 M

引用特許：

審査官引用 (8件)

特開平2-029989
半導体記憶装置
公報種別：公開公報出願番号：特願平6-299930 出願人：三菱電機株式会社
特開平4-070207

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