特許
J-GLOBAL ID：200903053973406835

半導体装置およびその製造方法

発明者：
加茂 隆一

加茂 隆一 について

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角田 弘昭

角田 弘昭 について

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村濱 優一郎

村濱 優一郎 について

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梶本 実利

梶本 実利 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (2件)： 佐藤 強 ,  小川 清
公報種別：公開公報
出願番号（国際出願番号）：特願2004-184948
公開番号（公開出願番号）：特開2006-012970
出願日： 2004年06月23日
公開日（公表日）： 2006年01月12日
要約：
【課題】 膜厚の異なるゲート酸化膜を有する構成でも、段差を解消できるようにする。【解決手段】 シリコン基板21にあらかじめ深さDの凹部をRIE法で形成しておき、凹部を形成した部分に厚い膜厚d1のゲート酸化膜22を形成し、高い部分に薄い膜厚d2のゲート酸化膜23を形成する。これらのゲート酸化膜22、23の上面の高さは同じとなる。この上にゲート電極となる多結晶シリコン膜24、28、ONO膜29、多結晶シリコン膜30、WSi膜31、シリコン窒化膜32を形成した構成としている。トレンチ25に埋め込むシリコン酸化膜27の平坦化をCMP処理で行う際に、段差がないので加工精度を高めることができる。【選択図】 図1
請求項（抜粋）：
半導体基板と、 この半導体基板上に形成された膜厚の異なるゲート絶縁膜と、 このゲート絶縁膜上に形成されたゲート電極用多結晶シリコン膜とを備え、 前記半導体基板は、前記ゲート電極の高さが同じとなるように、前記膜厚の異なるゲート絶縁膜のうちの厚いゲート絶縁膜に対応して側壁が底面に対してほぼ垂直に形成された凹部を備えていることを特徴とする半導体装置。
IPC (8件)：
H01L 21/823 ,  H01L 27/088 ,  H01L 27/08 ,  H01L 21/824 ,  H01L 27/115 ,  H01L 29/792 ,  H01L 29/788 ,  H01L 21/76
FI (5件)：
H01L27/08 102C ,  H01L27/08 331A ,  H01L27/10 434 ,  H01L29/78 371 ,  H01L21/76 L
Fターム (49件)：
5F032AA35 ,  5F032AA44 ,  5F032AA45 ,  5F032AA77 ,  5F032BA06 ,  5F032BB06 ,  5F032CA17 ,  5F032CA24 ,  5F032CA25 ,  5F032DA03 ,  5F032DA23 ,  5F032DA24 ,  5F032DA28 ,  5F032DA33 ,  5F032DA78 ,  5F048AA04 ,  5F048AB01 ,  5F048AB03 ,  5F048AC01 ,  5F048BA01 ,  5F048BB05 ,  5F048BB12 ,  5F048BB16 ,  5F048BG13 ,  5F083EP05 ,  5F083EP23 ,  5F083EP55 ,  5F083ER22 ,  5F083GA27 ,  5F083JA04 ,  5F083JA35 ,  5F083JA39 ,  5F083NA01 ,  5F083NA06 ,  5F083PR03 ,  5F083PR07 ,  5F083PR40 ,  5F083PR43 ,  5F083PR53 ,  5F083ZA07 ,  5F101BA05 ,  5F101BA07 ,  5F101BA13 ,  5F101BA29 ,  5F101BA36 ,  5F101BB05 ,  5F101BE07 ,  5F101BH14 ,  5F101BH21
引用特許：
出願人引用 (1件) 審査官引用 (5件)
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