特許
J-GLOBAL ID：200903054445913802

下位ワードライン駆動回路及びこれを利用した半導体メモリ装置

発明者：
徐 禎源

徐 禎源 について


出願人/特許権者：
現代電子産業株式会社

現代電子産業株式会社 について


代理人 (1件)： 長谷川 芳樹 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-327065
公開番号（公開出願番号）：特開平9-180447
出願日： 1996年12月06日
公開日（公表日）： 1997年07月11日
要約：
【要約】【課題】 二つのNMOSトランジスタのみを用いて下位ワードラインを駆動させることにより、レイアウト面積を低減させた下位ワードライン駆動回路及びこれを利用した半導体メモリ装置を提供することにある。【解決手段】 本発明は階層的ワードライン構造を有し、下位ワードラインを駆動させるための下位ワードライン駆動回路及びこれを利用した半導体メモリ装置に関する。本発明の下位ワードライン駆動回路は、二つのNMOSトランジスタのみで構成され下位ワードラインを駆動させることにより、ギガビット(Gigabit)級の超高集積メモリ製品に適用することになる場合、全体メモリ素子の面積を低減させることができる。さらに、ブートストラッピング過程で要求される駆動信号の間のディレイによる時間損害がないため動作速度が速く、素子の信頼性側面でも有利な効果がある。
請求項（抜粋）：
階層的ワードライン構造を有する半導体メモリ装置において、ワードラインブースティング信号及び下位ワードラインの間に接続されゲートが上位ワードラインに連結されたプルアップドライバ手段と、前記下位ワードライン及び接地電圧の間に接続され、ゲートが上位ワードラインバーに連結されたプルダウンドライバ手段を備えることを特徴とする下位ワードライン駆動回路。
IPC (3件)：
G11C 11/407 ,  G11C 11/41 ,  G11C 11/401
FI (3件)：
G11C 11/34 354 D ,  G11C 11/34 301 D ,  G11C 11/34 362 H
引用特許：
審査官引用 (5件)
全件表示

前のページに戻る

TOP

BOTTOM