特許
J-GLOBAL ID：200903054502219470

半導体装置及びその製造方法

発明者：
福井 孝道

福井 孝道 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： ▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願平11-332171
公開番号（公開出願番号）：特開2001-148419
出願日： 1999年11月24日
公開日（公表日）： 2001年05月29日
要約：
【要約】【課題】 CMP研磨オーバによる基板露出を防止可能な半導体装置の製造方法を提供する。【解決手段】 Si基板4上に熱酸化によってパターン酸化膜3及びCVD技術を用いて膜厚xÅ[x>1.2H/(S-1.2)]のストッパ膜2を成膜する。このCMPに対する研磨レートを埋め込み酸化膜:ストッパ膜=S:1とする。リソグラフィ技術及びドライエッチ技術によってストッパ膜2及びパターン酸化膜3に対して順次エッチングを行い、レジスト1またはストッパ膜2をマスクとしてトレンチのエッチングを行い、深さHÅのトレンチを形成する。このトレンチに埋め込み酸化膜をトレンチの深さHÅ+ストッパ膜厚xÅを成膜し、CMP技術を用いて平坦化を行う。
請求項（抜粋）：
狭トレンチ溝分離構造を有するCMOSトランジスタを形成する際にストッパ膜の研磨レートとトレンチの深さとに応じて成膜するストッパ膜の膜厚を設定するようにしたことを特徴とする半導体装置。
IPC (2件)：
H01L 21/76 ,  H01L 21/304 622
FI (2件)：
H01L 21/304 622 S ,  H01L 21/76 N
Fターム (9件)：
5F032AA35 ,  5F032AA44 ,  5F032AA77 ,  5F032BA02 ,  5F032DA02 ,  5F032DA23 ,  5F032DA33 ,  5F032DA53 ,  5F032DA78
引用特許：
審査官引用 (4件)
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