特許
J-GLOBAL ID：200903054642764800
双電圧MOS型トランジスタの製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
西川 惠清 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-146832
公開番号（公開出願番号）：特開平11-238809
出願日： 1998年05月28日
公開日（公表日）： 1999年08月31日
要約：
【要約】【目的】 少量ドーピングドレイン構造を有するHV-NMOSおよびLV-NMOSが基板のアクティブ領域に形成されている双電圧MOS型トランジスタの形成方法を提供する。【構成】 この形成方法は以下のステップを含む。すなわち、HV-NMOSを露出するフォトレジスト層を形成し、大角度傾斜イオン注入を実施してHV-NMOSの少量ドーピング領域にオーバーラップするバッファ層を形成し、そしてフォトレジスト層を除去する。
請求項（抜粋）：
所望の高電圧MOS(HV-MOS)の第1ポリシリコンゲートおよび所望の低電圧MOS(LV-MOS)の第2ポリシリコンゲートが基板のアクティブ領域に形成されている双電圧MOS(金属-酸化物-半導体)型トランジスタの形成方法であって、該形成方法は以下のステップから成ることを特徴とする:第1イオン注入を実施して第1ポリシリコンゲートおよび第2ポリシリコンゲートの近傍に複数の少量ドーピング領域を基板上に形成し;所望のHV-MOSを露出するフォトレジスト層を形成し;大角度傾斜イオン注入技術を使用して第2イオン注入を実施し、HV-MOSの少量ドーピング領域にオーバーラップするバッファ層を形成し;フォトレジスト層を除去し;第1ポリシリコンゲートの側壁に第1スペーサおよび第2ポリシリコンゲートの側壁に第2スペーサを形成し;第3イオン注入を実施して、第1及び第2スペーサの近傍で基板上に多量ドーピングソース/ドレイン領域を形成する。
IPC (5件)：
H01L 21/8234
, H01L 27/06
, H01L 21/265
, H01L 29/78
, H01L 21/336
H01L 27/06 102 B
, H01L 21/265 604 V
, H01L 29/78 301 L
