特許
J-GLOBAL ID：200903054979082752

不揮発性半導体記憶装置とその製造方法、電子カードおよび電子装置

発明者：
甲斐 直樹

甲斐 直樹 について

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間 博顕

間 博顕 について

, 
飯塚 裕久

飯塚 裕久 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (6件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2003-304777
公開番号（公開出願番号）：特開2005-079165
出願日： 2003年08月28日
公開日（公表日）： 2005年03月24日
要約：
【課題】メモリセルと周辺トランジスタが積層ゲート構造を持つ不揮発性半導体メモリにおいて、浮遊ゲート層をパターンニングする際に素子分離用絶縁膜の側面での浮遊ゲート層のエッチング残りを抑え、ゲート同士のショートを防ぐ。【解決手段】NAND型フラッシュメモリにおいて、素子分離領域107 の一対の側面部と素子領域および浮遊ゲート103,104 の各端部が自己整合状態で形成されており、隣接する浮遊ゲート相互間領域の素子分離領域の上面の一部が窪んで凹部111 となっている。【選択図】図6
請求項（抜粋）：
半導体基板上に浮遊ゲートおよび制御ゲートが積層された積層ゲート構造を有する複数個のメモリセルトランジスタがソース領域およびドレイン領域を共有して直列に配置されたNANDセルが行列状に形成されたメモリセルアレイ領域と、 前記半導体基板上で前記各NANDセルの両端にそれぞれ1個づつ配置され、前記NANDセルの一端のメモリセルトランジスタの一端とソース領域あるいはドレイン領域を共有する複数個の選択トランジスタと、 前記半導体基板上のNANDセルとその両端の選択トランジスタからなるNAND束のアレイにおける列間で、前記メモリセルトランジスタの活性領域および浮遊ゲートの各端部に対して自己整列構造を有するとともに、前記選択トランジスタの活性領域の端部に対して自己整列構造を有するように設けられた溝型の素子分離領域と、 前記メモリセルアレイ領域における各行に対応して同一行のメモリセルトランジスタの各制御ゲートに連なるようにそれぞれ行方向に形成された複数本の制御ゲート線と、 前記選択トランジスタの形成領域における各行に対応して同一行の選択トランジスタの各ゲートに連なるようにそれぞれ行方向に形成された選択ゲート線と、 前記NAND束のアレイにおける列方向に隣り合う2個のNAND束の各一端側の選択トランジスタの各ドレイン領域に共通にビット線コンタクトを介して接続されたビット線と、 前記NAND束のアレイにおける列方向に隣り合う2個のNAND束の各一端側の選択トランジスタの各ソース領域に共通に接続されたソース線 とを具備し、前記メモリセルアレイ領域における素子分離領域は、少なくとも前記メモリセルトランジスタの浮遊ゲート相互間の素子分離領域の上面に凹部が形成されていることを特徴とする不揮発性半導体記憶装置。
IPC (4件)：
H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792
FI (2件)：
H01L27/10 434 ,  H01L29/78 371
Fターム (16件)：
5F083EP04 ,  5F083EP22 ,  5F083EP33 ,  5F083EP34 ,  5F083EP76 ,  5F083ER22 ,  5F083GA11 ,  5F083NA01 ,  5F083NA06 ,  5F083PR40 ,  5F101BA12 ,  5F101BB02 ,  5F101BD22 ,  5F101BD34 ,  5F101BD35 ,  5F101BE07
引用特許：
出願人引用 (2件) 審査官引用 (4件)
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