特許
J-GLOBAL ID：200903055021470222

半導体装置

発明者：
中川 明夫

中川 明夫 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (2件)： 伊丹 勝 ,  田村 和彦
公報種別：公開公報
出願番号（国際出願番号）：特願2006-180093
公開番号（公開出願番号）：特開2007-043123
出願日： 2006年06月29日
公開日（公表日）： 2007年02月15日
要約：
【課題】オン電圧の低減を図った半導体装置を提供する。 【解決手段】第1導電型の第1の半導体層と、この第1の半導体層の一方の面に形成された第2導電型の第2の半導体層と、この第2の半導体層を貫通し前記第1の半導体層に達するトレンチ内に絶縁膜を介して形成されたゲート電極と、隣接するゲート電極間の前記第2の半導体層の表面に形成された第1導電型の第3の半導体層と、前記第2及び第3の半導体層に接続された第1の主電極と、前記第1の半導体層の他方の面側に形成された第2導電型の第4の半導体層と、この第4の半導体層に接続された第2の主電極とを備え、隣接するゲート間の半導体層の幅dが0.55nm以上、0.3μm以下に設定されている。【選択図】図2
請求項（抜粋）：
第1導電型の第1の半導体層と、 この第1の半導体層の一方の面に形成された第2導電型の第2の半導体層と、 この第2の半導体層を貫通し前記第1の半導体層に達するトレンチ内に絶縁膜を介して形成されたゲート電極と、 隣接するゲート電極間の前記第2の半導体層の表面に形成された第1導電型の第3の半導体層と、 前記第2及び第3の半導体層に接続された第1の主電極と、 前記第1の半導体層の他方の面側に形成された第2導電型の第4の半導体層と、 この第4の半導体層に接続された第2の主電極と を備え、 前記隣接するゲート電極間の半導体層の幅dが0.55nm以上、0.3μm以下である ことを特徴とする半導体装置。
IPC (2件)：
H01L 29/739 ,  H01L 29/78
FI (3件)：
H01L29/78 655F ,  H01L29/78 655B ,  H01L29/78 653C
引用特許：
出願人引用 (2件) 審査官引用 (5件)
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