特許
J-GLOBAL ID：200903055568133204

半導体集積回路装置

発明者：
平林 誠滋

平林 誠滋 について

, 
二階堂 裕文

二階堂 裕文 について


出願人/特許権者：
NECエレクトロニクス株式会社

NECエレクトロニクス株式会社 について


代理人 (1件)： 鈴木 章夫
公報種別：公開公報
出願番号（国際出願番号）：特願2005-108252
公開番号（公開出願番号）：特開2006-245521
出願日： 2005年04月05日
公開日（公表日）： 2006年09月14日
要約：
【課題】 半導体基板上に形成されるSRAMのキャパシタ容量を増大することを可能にした半導体集積回路装置を提供する。【解決手段】 半導体基板100上に形成されるSRAMに接続される下層配線で構成される下部容量電極H1と、下層配線の上面及び側面を覆うように形成される容量絶縁膜131と、容量絶縁膜131上に形成される上部容量電極132とでキャパシタを構成し、下部容量電極132は下層配線で構成されるノード配線N1,N2はもとより、下層接地配線UGNDL又は下層電源配線UVDDLの少なくとも一方を含む。電源配線や接地配線を利用してキャパシタC1〜C4を構成するので、ノード配線N1,N2のみでキャパシタC1,C2を構成する場合に比較してキャパシタ容量を増大し、α線等に対するソフトエラー耐性を向上する。【選択図】 図10
請求項（抜粋）：
半導体基板上に回路素子とキャパシタとを備える半導体集積回路装置であって、前記回路素子に接続される下層配線で構成される下部容量電極と、前記下層配線の上面及び側面を覆うように形成される容量絶縁膜と、前記容量絶縁膜上に形成される上部容量電極とでキャパシタを構成し、前記下部容量電極は前記下層配線で構成される電源配線又は接地配線の少なくとも一方を含んでいることを特徴とする半導体集積回路装置。
IPC (7件)：
H01L 27/11 ,  H01L 21/824 ,  H01L 27/10 ,  H01L 27/088 ,  H01L 21/823 ,  H01L 27/04 ,  H01L 21/822
FI (4件)：
H01L27/10 381 ,  H01L27/10 481 ,  H01L27/08 102H ,  H01L27/04 C
Fターム (46件)：
5F038AC05 ,  5F038AC09 ,  5F038AC10 ,  5F038AC14 ,  5F038BH03 ,  5F038BH05 ,  5F038BH19 ,  5F038CA02 ,  5F038CA16 ,  5F038CD02 ,  5F038DF05 ,  5F038EZ14 ,  5F038EZ15 ,  5F038EZ20 ,  5F048AA07 ,  5F048AB01 ,  5F048AC01 ,  5F048AC03 ,  5F048AC10 ,  5F048BA01 ,  5F048BB05 ,  5F048BE03 ,  5F048BF07 ,  5F048BF12 ,  5F048BF16 ,  5F048BG13 ,  5F083BS17 ,  5F083BS27 ,  5F083BS38 ,  5F083GA14 ,  5F083GA18 ,  5F083JA39 ,  5F083JA40 ,  5F083KA02 ,  5F083KA15 ,  5F083KA16 ,  5F083LA01 ,  5F083LA12 ,  5F083LA17 ,  5F083LA18 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19 ,  5F083NA01 ,  5F083NA08 ,  5F083PR40
引用特許：
出願人引用 (2件) 審査官引用 (6件)
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