特許
J-GLOBAL ID：200903055832682416

半導体装置の製造方法

発明者：
西村 宏

西村 宏 について

, 
鐘ヶ江 健司

鐘ヶ江 健司 について

, 
立岩 健二

立岩 健二 について


出願人/特許権者：
松下電子工業株式会社

松下電子工業株式会社 について


代理人 (1件)： 岡田 和秀
公報種別：公開公報
出願番号（国際出願番号）：特願平11-185597
公開番号（公開出願番号）：特開2001-015596
出願日： 1999年06月30日
公開日（公表日）： 2001年01月19日
要約：
【要約】【課題】コンタクト抵抗の増大やオープン不良の発生を防止し得るとともに、コンタクトホール径の縮小化に伴う短絡が発生することを有効に防止できる半導体装置の製造方法を提供する。【解決手段】本発明に係る製造方法は、基板1上にゲート酸化膜2を形成した後、ゲート酸化膜2上に導電膜3,4及び第1の絶縁膜5を形成する工程と、第1の絶縁膜5及び導電膜3,4をエッチングしてゲート電極7を形成した後、全面にわたる第2の絶縁膜8を形成する工程と、基板1に電圧を印加する堆積方法を採用して第2の絶縁膜8上に第3の絶縁膜9を形成した後、第2の絶縁膜8をエッチングストッパとしながら第3の絶縁膜9をエッチングしてゲート電極7間にコンタクトホール12を開口する工程と、コンタクトホール12の底部に露出した第2の絶縁膜8とゲート酸化膜2とをエッチングする工程とを含んでいる。
請求項（抜粋）：
半導体基板の表面上にゲート酸化膜を形成した後、ゲート酸化膜上に導電膜及び第1の絶縁膜を順次形成する工程と、第1の絶縁膜及び導電膜をエッチングしてゲート電極を形成した後、全面にわたる第2の絶縁膜を形成する工程と、半導体基板に電圧を印加する堆積方法を採用して第2の絶縁膜上に第3の絶縁膜を形成した後、第2の絶縁膜をエッチングストッパとしながら第3の絶縁膜をエッチングしてゲート電極間にコンタクトホールを開口する工程と、コンタクトホールの底部に露出した第2の絶縁膜とゲート酸化膜とをエッチングする工程とを含んでいることを特徴とする半導体装置の製造方法。
IPC (6件)：
H01L 21/768 ,  H01L 21/28 ,  H01L 21/3065 ,  H01L 21/31 ,  H01L 29/78 ,  H01L 21/336
FI (5件)：
H01L 21/90 C ,  H01L 21/28 M ,  H01L 21/31 C ,  H01L 21/302 J ,  H01L 29/78 301 P
Fターム (55件)：
4M104BB01 ,  4M104CC01 ,  4M104DD04 ,  4M104DD08 ,  4M104DD16 ,  4M104DD17 ,  4M104EE05 ,  4M104EE09 ,  4M104EE12 ,  4M104EE17 ,  4M104HH20 ,  5F004AA16 ,  5F004BA11 ,  5F004DA00 ,  5F004DA01 ,  5F004DB03 ,  5F004DB06 ,  5F004DB07 ,  5F004EA23 ,  5F004EA28 ,  5F004EB01 ,  5F033KK01 ,  5F033NN40 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ11 ,  5F033QQ21 ,  5F033QQ25 ,  5F033QQ35 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR04 ,  5F033RR06 ,  5F033RR15 ,  5F033SS13 ,  5F033SS15 ,  5F033SS19 ,  5F033TT02 ,  5F033TT08 ,  5F033XX31 ,  5F040DC01 ,  5F040EC02 ,  5F040EC07 ,  5F040EC13 ,  5F040EF03 ,  5F040EF14 ,  5F045AA06 ,  5F045AA08 ,  5F045AB32 ,  5F045AB33 ,  5F045BB19 ,  5F045DC53 ,  5F045EH20 ,  5F045GH06 ,  5F045HA13
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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