特許

J-GLOBAL ID：200903056744192952

半導体装置及びその製造方法

発明者： 鈴木 史人 ,  高橋 仁 ,  新井 晴輝 ,  山口 好広
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-063727
公開番号（公開出願番号）：特開2002-270844
出願日： 2001年03月07日
公開日（公表日）： 2002年09月20日
要約：

【要約】【課題】ラッチアップによる破壊耐量を向上できると共に、電流電圧特性のばらつきを低減することができる横型IGBTを有する半導体装置を提供する。【解決手段】n- 型シリコン半導体基板13に、互いに離間して形成されたp型ベース拡散層19及びp+ 型拡散層24と、p型ベース拡散層19に形成されたn+ 型拡散層21と、基板13上に形成された、p型ベース拡散層19、n+ 型拡散層21にそれぞれ電気的に接続されるエミッタ電極16と、基板13上に形成された、p+ 型拡散層24に電気的に接続されるコレクタ電極17と、基板13上、及び前記基板13とn+ 型拡散層21との間のp型ベース拡散層19上に、ゲート絶縁膜14を介して形成されたゲート電極15と、p型ベース拡散層19とn+ 型拡散層21との間に形成された、p型ベース拡散層19の不純物濃度より高濃度のp型拡散層22とを有する。

請求項（抜粋）：

主面を有する第1導電型の半導体基体と、前記半導体基体に、互いに離間して形成された第2導電型の第1、第2半導体領域と、前記第1半導体領域に形成された第1導電型の第3半導体領域と、前記半導体基体の主面上に形成された、第1、第3半導体領域にそれぞれ電気的に接続される第1主電極と、前記半導体基体の主面上に形成された、第2半導体領域に電気的に接続される第2主電極と、前記半導体基体の主面上に形成されたゲート絶縁膜と、少なくとも前記半導体基体上、および前記半導体基体と前記第3半導体領域との間の前記第1半導体領域上に、前記ゲート絶縁膜を介して形成されたゲート電極と、前記第1半導体領域と前記第3半導体領域との間に形成された、前記第1半導体領域の不純物濃度より高濃度の第4半導体領域と、を具備することを特徴とする半導体装置。

FI (2件)：

H01L 29/78 622 ,  H01L 29/78 616 S

Fターム (22件)：

5F110AA11 ,  5F110BB12 ,  5F110DD05 ,  5F110DD13 ,  5F110EE09 ,  5F110FF02 ,  5F110FF23 ,  5F110GG02 ,  5F110GG12 ,  5F110GG32 ,  5F110GG36 ,  5F110GG52 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HL03 ,  5F110NN02 ,  5F110NN35 ,  5F110NN62 ,  5F110NN65 ,  5F110NN71 ,  5F110QQ11 ,  5F110QQ17

引用特許：

審査官引用 (4件)

• MOSゲート形パワートランジスタ及びその製造方法
  公報種別：公開公報   出願番号：特願平8-126132   出願人：三星電子株式会社
• 絶縁ゲート型バイポーラトランジスタの製造方法
  公報種別：公開公報   出願番号：特願平3-215287   出願人：三洋電機株式会社
• 高いラッチアップ耐性を備えた炭化ケイ素ベースのMIS構造
  公報種別：公表公報   出願番号：特願平7-522678   出願人：シーメンスアクチエンゲゼルシヤフト
• 絶縁ゲート型バイポーラトランジスタおよびその製造方法
  公報種別：公開公報   出願番号：特願平9-020365   出願人：三菱電機株式会社

引用文献：

審査官引用 (1件)

• “SOI LIGBT Devices with a Dual P-Well Implant for Improved Latching Characteristics”