特許
J-GLOBAL ID：200903057344946687

半導体集積回路装置およびその製造方法

発明者：
檜上 竜也

檜上 竜也 について

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伊藤 文俊

伊藤 文俊 について

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蒲原 史朗

蒲原 史朗 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2001-349543
公開番号（公開出願番号）：特開2003-152101
出願日： 2001年11月15日
公開日（公表日）： 2003年05月23日
要約：
【要約】【課題】 ゲート絶縁膜の一部を高誘電体膜で構成した場合に好適な2種ゲートプロセスを提供する。【解決手段】 基板1上に窒化シリコン膜よりも比誘電率が大きい高誘電体膜、例えば酸化チタン膜6(内部回路のゲート絶縁膜)を堆積した後、酸化チタン膜6の上部に窒化シリコン膜7を堆積する。窒化シリコン膜7は、次の工程で基板1の表面を熱酸化する時に酸化チタン膜6が酸化されるのを防ぐ酸化防止膜として機能する。次に、内部回路領域に窒化シリコン膜7と酸化チタン膜6を残し、I/O回路領域の窒化シリコン膜7と酸化チタン膜6を除去した後、基板1を熱酸化することによって、I/O回路領域の基板1の表面に酸化シリコン膜8(I/O回のゲート絶縁膜)を形成する。
請求項（抜粋）：
半導体基板の主面の第1領域に第1MISFETが形成され、前記半導体基板の主面の第2領域に第2MISFETが形成された半導体集積回路装置であって、前記第1MISFETのゲート絶縁膜は、窒化シリコンよりも比誘電率が高い第1絶縁膜で構成され、前記第2MISFETのゲート絶縁膜は、酸化シリコンからなる第2絶縁膜で構成され、前記第1絶縁膜の酸化シリコン膜換算膜厚は、前記第2絶縁膜の酸化シリコン膜換算膜厚よりも薄いことを特徴とする半導体集積回路装置。
IPC (5件)：
H01L 21/8238 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 27/092 ,  H01L 29/417
FI (3件)：
H01L 27/08 321 D ,  H01L 27/08 102 C ,  H01L 29/50 U
Fターム (42件)：
4M104BB01 ,  4M104BB18 ,  4M104BB20 ,  4M104BB25 ,  4M104BB40 ,  4M104CC05 ,  4M104DD02 ,  4M104DD04 ,  4M104DD07 ,  4M104DD16 ,  4M104DD17 ,  4M104DD64 ,  4M104DD78 ,  4M104DD84 ,  4M104EE09 ,  4M104EE15 ,  4M104EE17 ,  4M104FF14 ,  4M104GG10 ,  4M104GG14 ,  5F048AB06 ,  5F048AB07 ,  5F048AC01 ,  5F048AC03 ,  5F048BA01 ,  5F048BB06 ,  5F048BB07 ,  5F048BB08 ,  5F048BB10 ,  5F048BB11 ,  5F048BB13 ,  5F048BB16 ,  5F048BC06 ,  5F048BD04 ,  5F048BE03 ,  5F048BF03 ,  5F048BF06 ,  5F048BF16 ,  5F048BG14 ,  5F048DA18 ,  5F048DA25 ,  5F048DA27
引用特許：
審査官引用 (5件)
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