特許
J-GLOBAL ID：200903057866405740

強誘電体メモリ装置およびその製造方法

発明者：
西川 尚男

西川 尚男 について

, 
中山 雅夫

中山 雅夫 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (1件)： 井上 一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-274513
公開番号（公開出願番号）：特開2002-094016
出願日： 2000年09月11日
公開日（公表日）： 2002年03月29日
要約：
【要約】【課題】 誘電体膜の側壁に対して電極材料に起因する残さ物が付着しにくく、強誘電体膜の良好な微細加工ができる強誘電体メモリ装置の製造方法、および強誘電体メモリ装置を提供する。【解決手段】 第1電極、強誘電体膜および第2電極が積層されたキャパシタ構造を含む強誘電体メモリ装置の製造方法は、以下の工程(a)〜(c)を含む。(a)第1電極のための電極膜上に、強誘電体からなる連続膜30aを成膜し、その後、所定パターンのマスク層40を形成する工程、(b)マスク層40をマスクとして、連続膜30aを、所定の膜厚tの膜を残す状態で異方性エッチングによって選択的に除去する工程、および(c)工程(b)で残された前記所定の膜厚の膜を薬液処理によって除去する工程。そして、工程(b)の後に、所定の膜厚の膜に反応種52を供給し、該膜を構成する強誘電体と反応種との反応生成物の層34を形成させる工程を有する。
請求項（抜粋）：
第1電極、強誘電体膜および第2電極が積層されたキャパシタ構造を含む強誘電体メモリ装置の製造方法であって、以下の工程(a)〜(c)を含む、強誘電体メモリ装置の製造方法。(a) 前記第1電極のための電極膜上に、強誘電体からなる連続膜を成膜し、その後に所定パターンのマスク層を形成する工程、(b) 前記マスク層をマスクとして、前記連続膜を、所定の膜厚の膜を残す状態で異方性エッチングによって選択的に除去する工程、および(c) 工程(b)で残された前記所定の膜厚の膜を薬液処理によって除去する工程。
IPC (6件)：
H01L 27/105 ,  H01L 21/3065 ,  H01L 21/306 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (5件)：
H01L 27/10 444 B ,  H01L 21/302 J ,  H01L 21/306 S ,  H01L 27/10 444 A ,  H01L 29/78 371
Fターム (44件)：
5F001AA17 ,  5F001AB02 ,  5F001AD12 ,  5F001AG10 ,  5F001AG21 ,  5F001AG29 ,  5F004AA06 ,  5F004BA04 ,  5F004BA11 ,  5F004BA14 ,  5F004BA20 ,  5F004DA00 ,  5F004DA01 ,  5F004DA04 ,  5F004DA23 ,  5F004DA26 ,  5F004DB00 ,  5F004DB08 ,  5F004EA10 ,  5F004EA13 ,  5F004EB02 ,  5F043AA40 ,  5F043BB30 ,  5F043DD15 ,  5F043GG04 ,  5F083AD21 ,  5F083AD48 ,  5F083FR02 ,  5F083FR03 ,  5F083FR07 ,  5F083JA14 ,  5F083JA15 ,  5F083JA17 ,  5F083JA38 ,  5F083JA43 ,  5F083JA44 ,  5F083PR03 ,  5F083PR21 ,  5F101BA62 ,  5F101BB02 ,  5F101BD02 ,  5F101BH02 ,  5F101BH14 ,  5F101BH15
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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