特許
J-GLOBAL ID:200903057885373701
化合物半導体装置およびその製造方法
発明者:
,
出願人/特許権者:
代理人 (2件):
高橋 敬四郎
, 来山 幹雄
公報種別:公開公報
出願番号(国際出願番号):特願2003-017308
公開番号(公開出願番号):特開2004-228481
出願日: 2003年01月27日
公開日(公表日): 2004年08月12日
要約:
【課題】ゲート耐圧を向上し、かつ接触抵抗率の増大を抑制し、リーク電流の増大を低減することのできる化合物半導体装置及びその製造方法を提供する。【解決手段】化合物半導体装置は、基板と、GaNの電子走行層と、n型AlqGa1-qN(0<q≦1)の電子供給層と、n型GaNのキャップ層と、キャップ層上に配置され、ショットキ接触を構成するゲート電極と、ゲート電極両側で、少なくともキャップ層の一部厚さを除去して形成され、その表面のラフネスがゲート電極下のキャップ層表面のラフネスより大きいソース側およびドレイン側リセス部と、ソース側リセス部上に配置されたソース電極と、ドレイン側リセス部上に配置されたドレイン電極と、を有する。【選択図】 図1
請求項(抜粋):
基板と、
前記基板上方に配置され、実質的にGaNから成る電子走行層と、
前記電子走行層上方に配置され、実質的にn型AlqGa1-qN(0<q≦1)から成る電子供給層と、
前記電子供給層上方に配置され、実質的にn型GaNから成るキャップ層と、
前記キャップ層上に配置され、ショットキ接触を構成するゲート電極と、
前記ゲート電極両側で、少なくとも前記キャップ層の一部厚さを除去して形成されたソース側およびドレイン側リセス部であって、その表面のラフネスが前記ゲート電極下のキャップ層表面のラフネスより大きいソース側およびドレイン側リセス部と、
前記ソース側リセス部上に配置されたソース電極と、
前記ドレイン側リセス部上に配置されたドレイン電極と、
を有する化合物半導体装置。
IPC (4件):
H01L21/338
, H01L21/28
, H01L29/778
, H01L29/812
FI (3件):
H01L29/80 H
, H01L21/28 A
, H01L21/28 301B
Fターム (33件):
4M104AA04
, 4M104BB05
, 4M104BB14
, 4M104CC01
, 4M104CC05
, 4M104DD24
, 4M104DD68
, 4M104DD78
, 4M104DD83
, 4M104FF13
, 4M104GG11
, 4M104HH15
, 4M104HH20
, 5F102FA01
, 5F102FA03
, 5F102GB01
, 5F102GC01
, 5F102GD01
, 5F102GJ02
, 5F102GJ10
, 5F102GL04
, 5F102GM04
, 5F102GN01
, 5F102GN04
, 5F102GQ01
, 5F102GR04
, 5F102GR06
, 5F102GR10
, 5F102GR13
, 5F102GV08
, 5F102HC01
, 5F102HC15
, 5F102HC21
引用特許: