特許
J-GLOBAL ID：200903058335339693
半導体記憶装置及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平9-053004
公開番号（公開出願番号）：特開平10-256399
出願日： 1997年03月07日
公開日（公表日）： 1998年09月25日
要約：
【要約】【課題】データ書き込み、消去等の特性の均一性を高め、ゲート絶縁膜を劣化防止を図りながらSTIの素子分離を達成する。【解決手段】ゲート絶縁膜11を介して基板10に面する第1の導電層20を一方方向に分離形成し、この分離間隔内の基板部分を表出させてトレンチTを形成し、第1の導電層20とほぼ同じ高さまで絶縁物23を埋め込み、第2の導電層21を第1の導電層20と電気接続させて形成し、その後、第2の導電層21と絶縁物23上に中間絶縁膜15とコントロールゲートCGを第1の導電層20に接触させずに積層する。第1の導電層20が中間絶縁膜15に接しないために、エッチングストップ層22を介在させる、第2導電層21を位相シフト法等によって幅広く形成するとよい。トレンチT形成後にゲート絶縁膜11を形成して劣化防止を図るには、第1導電層20の代わりに後で除去する犠牲層を用いる。
請求項（抜粋）：
半導体基板に、ゲート絶縁膜、フローティングゲート、中間絶縁膜およびコントロールゲートが順に積層されてなるゲート電極構造を有するメモリトランジスタが半導体基板面に行列状に多数配置され、行または列方向の少なくとも一方方向に隣接するトランジスタ間が前記半導体基板に形成され内部に絶縁物が充填されているトレンチによって電気的に絶縁分離されている半導体記憶装置であって、前記フローティングゲートは、前記トレンチの間に残る半導体基板の表面に前記ゲート絶縁膜を介して積層され前記トレンチ間の離間幅とほぼ同一な幅を有する第1の導電層と、当該第1の導電層に接する第2の導電層と、から構成され、前記絶縁物および前記第2の導電層に、前記第1の導電層に接することなく前記中間絶縁膜と前記コントロールゲートが積層されている半導体記憶装置。
IPC (4件)：
H01L 21/8247
, H01L 29/788
, H01L 29/792
, H01L 27/115
H01L 29/78 371
, H01L 27/10 434
