特許
J-GLOBAL ID：200903058587337146

半導体集積回路、半導体集積回路の制御方法、および可変遅延回路

発明者：
富田 浩由

富田 浩由 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 古谷 史旺 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-310036
公開番号（公開出願番号）：特開2001-126480
出願日： 1999年10月29日
公開日（公表日）： 2001年05月11日
要約：
【要約】【課題】 本発明は、メモリセルを備えた半導体集積回路に関し、クロック信号の周波数にかかわりなくデータのバス占有率を向上することを目的とする。【解決手段】 ワード線に接続された複数のメモリセルMC、行制御回路1、列制御回路3、コマンド制御回路2、およびタイミング調整回路4を備えている。コマンド制御回路2は、クロック信号に同期して列動作コマンドを受け、列制御回路3を動作させる。列制御回路3は、タイミング調整回路4の制御を受け、列動作コマンドの受け付けから所定の遅延時間後に動作を開始する。そして、ワード線の活性化により選択されたメモリセルMCの読み出し動作等が実行される。列制御回路3の動作を遅らせることで、クロック信号の周期に依存することなく、内部回路の動作タイミングに応じた最適のタイミングでメモリセルMCの読み出し動作または書き込み動作を実行できる。
請求項（抜粋）：
ワード線に接続された複数のメモリセルと、所定の前記ワード線を活性化する行制御回路と、前記ワード線の活性化により選択された前記メモリセルの読み出し動作または書き込み動作を実行する列制御回路と、クロック信号に同期して列動作コマンドを受け、前記列制御回路を制御するコマンド制御回路と、前記列動作コマンドの受け付けから前記列制御回路の動作を開始するまでの遅延時間を可変にするタイミング調整回路とを備えたことを特徴とする半導体集積回路。
FI (2件)：
G11C 11/34 354 C ,  G11C 11/34 362 S
Fターム (5件)：
5B024AA01 ,  5B024AA15 ,  5B024BA21 ,  5B024BA23 ,  5B024CA11
引用特許：
出願人引用 (4件)
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審査官引用 (2件)

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