特許
J-GLOBAL ID：200903059210434780

積層型半導体メモリ装置

発明者：
斎藤 英彰

斎藤 英彰 について

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萩原 靖彦

萩原 靖彦 について

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深石 宗生

深石 宗生 について

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水野 正之

水野 正之 について

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池田 博明

池田 博明 について

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柴田 佳世子

柴田 佳世子 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について

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エルピーダメモリ株式会社

エルピーダメモリ株式会社 について


代理人 (4件)： 宮崎 昭夫 ,  石橋 政幸 ,  岩田 慎一 ,  緒方 雅昭
公報種別：公開公報
出願番号（国際出願番号）：特願2004-191410
公開番号（公開出願番号）：特開2006-012358
出願日： 2004年06月29日
公開日（公表日）： 2006年01月12日
要約：
【課題】 3次元半導体メモリ装置において、データ転送時の充放電に必要な配線容量を減らして低消費電力化する。【解決手段】 第1の半導体チップ上に複数積層され、バンクメモリが分割されたサブバンクが入出力ビットに対応してまとめられて配置されたメモリセルアレイチップと、前記入出力ビットの数分設けられ、前記サブバンクを対応する入出力ビットが同じとなるように前記メモリセルアレイチップをその積層方向に貫通する形態で接続するチップ間配線とを有する。 【選択図】 図2
請求項（抜粋）：
第1の半導体チップ上に積層され、バンクメモリが分割されたサブバンクが入出力ビットに対応してまとめられて配置されたメモリセルアレイチップと、 前記入出力ビットの数分設けられ、前記メモリセルアレイチップをその積層方向に貫通する形態で前記第1の半導体チップと接続するチップ間配線とを有する積層型半導体メモリ装置。
IPC (6件)：
G11C 11/401 ,  H01L 27/00 ,  H01L 27/10 ,  H01L 25/18 ,  H01L 25/07 ,  H01L 25/065
FI (4件)：
G11C11/34 371K ,  H01L27/00 301C ,  H01L27/10 495 ,  H01L25/08 Z
Fターム (15件)：
5F083AD00 ,  5F083BS00 ,  5F083GA02 ,  5F083GA05 ,  5F083GA10 ,  5F083ZA13 ,  5F083ZA14 ,  5F083ZA23 ,  5M024AA53 ,  5M024AA63 ,  5M024LL02 ,  5M024LL11 ,  5M024LL20 ,  5M024PP01 ,  5M024PP05
引用特許：
出願人引用 (6件)
全件表示
審査官引用 (3件)

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