半導体記憶装置

発明者： , ,
出願人/特許権者：
代理人 (1件)：松本眞吉
公報種別：公開公報
出願番号（国際出願番号）：特願平11-149249
公開番号（公開出願番号）：特開2000-340764
出願日： 1999年05月28日
公開日（公表日）： 2000年12月08日
要約：

【要約】【課題】周辺回路からコア回路への配線数を少なくしてチップ面積を低減する。【解決手段】セグメント選択回路40Aは、リード/ライト増幅回路20に隣接して配置され、セグメントアドレス線CA6〜CA8上の信号により対応するセグメントが選択されているとき、リードタイミング信号線RT上又はライトタイミング信号線WT上の信号の活性化に応答してそれぞれ対応するリード増幅回路21又はライト増幅回路22を活性化する。セグメントアドレス線CA6〜CA8、リードタイミング信号線RT及びライトタイミング信号線WTはセグメント選択回路40Aの行に沿って配置されている。

請求項（抜粋）：

ビット線と結合されるローカルデータバスが複数列のセグメント毎に配置されたメモリセルアレイと、データ入出力バッファ回路と、各該セグメントに対応して配置され、対応するセグメント内の該ローカルデータバスと該データ入出力バッファ回路に接続されたグローバルデータバスとの間に接続され、リード増幅回路とライト増幅回路とを備えたリード/ライト増幅回路と、各該リード/ライト増幅回路に隣接して配置され、セグメントアドレス線上、リードタイミング信号線上及びライトタイミング信号線上の信号に応答して対応する該リード増幅回路又は該ライト増幅回路を活性化するセグメント選択回路とを有し、該セグメントアドレス線、該リードタイミング信号線及び該ライトタイミング信号線が該セグメント選択回路の行に沿って配置されていることを特徴とする半導体記憶装置。

IPC (4件)：

H01L 27/108 , H01L 21/8242 , G11C 11/407 , G11C 11/401

FI (4件)：

H01L 27/10 681 E , G11C 11/34 362 S , G11C 11/34 362 H , G11C 11/34 371 K

Fターム (10件)：

5B024AA07 , 5B024AA15 , 5B024BA21 , 5B024CA16 , 5B024CA21 , 5F083AD00 , 5F083GA01 , 5F083GA09 , 5F083LA04 , 5F083LA07

引用特許：

出願人引用 (7件)

ダイナミックRAM
公報種別：公開公報出願番号：特願平4-256650 出願人：日本電気株式会社
半導体メモリ回路
公報種別：公開公報出願番号：特願平5-144147 出願人：日本電気株式会社
特開平3-005993

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審査官引用 (9件)

ダイナミックRAM
公報種別：公開公報出願番号：特願平4-256650 出願人：日本電気株式会社
半導体メモリ回路
公報種別：公開公報出願番号：特願平5-144147 出願人：日本電気株式会社
特開平3-005993

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