特許
J-GLOBAL ID：200903060667319968

半導体装置

発明者：
大坂 英樹

大坂 英樹 について

, 
植松 裕

植松 裕 について

, 
鈴木 英一

鈴木 英一 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2007-147089
公開番号（公開出願番号）：特開2008-010859
出願日： 2007年06月01日
公開日（公表日）： 2008年01月17日
要約：
【課題】半導体装置においてディジタル半導体素子とアナログ半導体素子の電源の共有化を図るとともに、高密度実装を実現する。【解決手段】EBG配線部52の一端にアナログ用電源配線部54Aが接続され、かつ他端にディジタル用電源配線部54Dが接続され、さらにそれぞれの素子用グランド接続端子が共通のグランド配線部53に接続されるとともに、アナログ用電源配線部54AとEBG配線部52との間に両者をセパレートするグランド配線部53が配置されている。これにより、アナログチップ101への電源干渉を低減しつつ高密度実装の実現を図る。【選択図】図3
請求項（抜粋）：
電源接続端子及びグランド接続端子が接続されたディジタル半導体素子と、 電源接続端子及びグランド接続端子が接続されたアナログ半導体素子と、 前記ディジタル半導体素子と前記アナログ半導体素子が搭載された配線基板と、 前記配線基板に接続された複数の外部端子とを有し、 前記配線基板は、2つの異なったインピーダンスを有する配線パターンを単位配線パターンとして前記単位配線パターンが平面上に複数配置されてなるEBG配線部と、グランド配線部と、前記EBG配線部の一方の端に接続されたディジタル素子用電源配線部と、前記EBG配線部の他方の端に接続されたアナログ素子用電源配線部とを有し、 前記ディジタル半導体素子用の前記グランド接続端子と前記アナログ半導体素子用の前記グランド接続端子は、前記配線基板の前記グランド配線部に接続され、 前記ディジタル半導体素子用の前記電源接続端子は、前記配線基板の前記ディジタル素子用電源配線部に接続され、 前記アナログ半導体素子用の前記電源接続端子は、前記配線基板の前記アナログ素子用電源配線部に接続されていることを特徴とする半導体装置。
IPC (4件)：
H01L 25/04 ,  H01L 25/18 ,  H01L 25/065 ,  H01L 25/07
FI (2件)：
H01L25/04 Z ,  H01L25/08 Z
引用特許：
出願人引用 (2件)
  • 配線基板
    公報種別：公開公報   出願番号：特願2003-049343   出願人：京セラ株式会社
  • 配線基板
    公報種別：公開公報   出願番号：特願2003-026235   出願人：京セラ株式会社
審査官引用 (1件)
引用文献：
審査官引用 (1件)

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