薄膜デバイス及びその製造方法

発明者： ,
出願人/特許権者： ,
代理人 (3件)：宮崎昭夫 , 石橋政幸 , 緒方雅昭
公報種別：公開公報
出願番号（国際出願番号）：特願2009-188007
公開番号（公開出願番号）：特開2009-295997
出願日： 2009年08月14日
公開日（公表日）： 2009年12月17日
要約：

【課題】酸化物半導体膜を用いた従来の薄膜トランジスタでは、半導体膜や半導体膜と絶縁膜との界面における酸素空孔欠陥の制御ができておらず、薄膜トランジスタの電気特性の再現性・信頼性が低かった。【解決手段】薄膜トランジスタ100の構造に応じて、酸化物半導体膜14と絶縁膜12,18の成膜の間に、大気に曝すことなく連続して酸化性処理(プラズマ処理など)131,132を施す。酸化物半導体膜14や絶縁膜12,18、あるいはこれらの界面における酸素空孔起因の欠陥(過剰電子ドナーを生成する欠陥)を制御できる。欠陥が不要な箇所では積極的に抑制することにより、ドレイン電流の良好なオンオフ比を有し且つ再現性・信頼性に優れた薄膜トランジスタ100の特性を実現する。【選択図】図8

請求項（抜粋）：

第1絶縁体と、ソース・ドレイン電極と、酸化物半導体膜と、第2絶縁体と、ゲート金属膜と、第3絶縁体とをこの順に有する積層構造を備え、前記酸化物半導体膜により活性層が構成された薄膜デバイスにおいて、前記酸化物半導体膜において、前記第1絶縁体との界面に位置する部分である第1界面層と、前記第2絶縁体との界面に位置する部分である第2界面層の酸素空孔密度が、前記酸化物半導体膜において前記第1界面層、第2界面層及び前記ソース・ドレイン電極との界面に位置する部分である第3界面層以外の部分であるバルク層の酸素空孔密度よりも小さく、前記第3界面層の酸素空孔密度が、前記バルク層の酸素空孔密度よりも大きいことを特徴とする薄膜デバイス。

IPC (2件)：

H01L 29/786 , H01L 21/336

FI (6件)：

H01L29/78 618B , H01L29/78 618F , H01L29/78 627G , H01L29/78 618A , H01L29/78 626C , H01L29/78 627B

Fターム (40件)：

5F110AA05 , 5F110CC03 , 5F110CC05 , 5F110CC07 , 5F110CC08 , 5F110DD01 , 5F110DD02 , 5F110DD14 , 5F110EE03 , 5F110EE04 , 5F110EE44 , 5F110FF03 , 5F110FF09 , 5F110FF28 , 5F110FF36 , 5F110GG01 , 5F110GG07 , 5F110GG13 , 5F110GG15 , 5F110GG19 , 5F110GG25 , 5F110GG32 , 5F110GG34 , 5F110GG42 , 5F110GG43 , 5F110GG44 , 5F110GG57 , 5F110GG58 , 5F110HK04 , 5F110HK42 , 5F110HL03 , 5F110NN02 , 5F110NN03 , 5F110NN04 , 5F110NN23 , 5F110NN24 , 5F110NN34 , 5F110PP03 , 5F110QQ06 , 5F110QQ09

引用特許：

審査官引用 (5件)

電界効果型トランジスタの製造方法
公報種別：公開公報出願番号：特願2005-325369 出願人：キヤノン株式会社, 国立大学法人東京工業大学
トランジスタアレイ基板の製造方法及びトランジスタアレイ基板
公報種別：公開公報出願番号：特願2003-308806 出願人：カシオ計算機株式会社
電界効果型トランジスタ
公報種別：公開公報出願番号：特願2005-325364 出願人：キヤノン株式会社, 国立大学法人東京工業大学

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