ソース/ドレイン部分絶縁部を有する電界効果トランジスタ、および、その製造方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：特許業務法人原謙三国際特許事務所
公報種別：公表公報
出願番号（国際出願番号）：特願2004-542177
公開番号（公開出願番号）：特表2006-502573
出願日： 2003年09月19日
公開日（公表日）： 2006年01月19日
要約：

本発明は、ソース/ドレイン部分絶縁部を備えた電界効果トランジスタ、および、その製造方法に関するものである。間隔の空いたソース凹部(SV)とドレイン凹部(DV)とを半導体基板(1)の中に形成し、ソース・ドレイン凹部(SV・DV)の少なくとも下部領域に、凹部絶縁層(VI)を形成し、上記ソース・ドレイン凹部(SV・DV)に、導電性充填層(F)を配置することにより、ソース・ドレイン領域(S・D)を形成する。したがって、接合容量が低減された電界効果トランジスタが、ゲート誘電体(3)およびゲート層(4)とともに得られる。

請求項（抜粋）：

ソース/ドレイン部分絶縁部を備えた電界効果トランジスタであって、半導体基板(1)と、上記半導体基板(1)の中に互いに間隔を空けて形成されている、ソース窪み(SV)およびドレイン窪み(DV)と、上記ソース窪み(SV)とドレイン窪み(DV)との少なくとも下部領域に形成されている、窪み絶縁層(VI)と、ソースおよびドレイン領域(S・D)を実現し、窪み絶縁層(VI)の表面にソース窪み(SV)およびドレイン窪み(DV)を充填するために形成されている、導電性充填層(F)と、上記ソース窪み(SV)とドレイン窪み(DV)との間の基板表面(SO)に形成されている、ゲート誘電体(3)と、上記ゲート誘電体(3)の表面に形成されている、ゲート層(4)とを備えた、電界効果トランジスタ。

IPC (2件)：

H01L 29/78 , H01L 21/336

FI (3件)：

H01L29/78 301X , H01L29/78 301Y , H01L29/78 301S

Fターム (33件)：

5F140AA01 , 5F140AA12 , 5F140AC19 , 5F140AC32 , 5F140BA01 , 5F140BE07 , 5F140BF01 , 5F140BF04 , 5F140BG09 , 5F140BG12 , 5F140BG14 , 5F140BG38 , 5F140BG39 , 5F140BG49 , 5F140BG51 , 5F140BG52 , 5F140BG53 , 5F140BG54 , 5F140BH06 , 5F140BH27 , 5F140BH28 , 5F140BH34 , 5F140BH45 , 5F140BK08 , 5F140BK09 , 5F140BK13 , 5F140BK16 , 5F140BK18 , 5F140BK21 , 5F140CB04 , 5F140CB08 , 5F140CE07 , 5F140CE20

引用特許：

審査官引用 (8件)

特開昭62-143472
半導体装置及びその製造方法
公報種別：公開公報出願番号：特願平9-158672 出願人：株式会社東芝
MOS型半導体トランジスタの製造方法
公報種別：公開公報出願番号：特願2000-194455 出願人：シャープ株式会社

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