半導体装置のゲート構造

発明者： , , , , , ,
出願人/特許権者：
代理人 (1件)：坂口博 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-193470
公開番号（公開出願番号）：特開2002-124672
出願日： 2001年06月26日
公開日（公表日）： 2002年04月26日
要約：

【要約】【課題】 CMOS技術などの応用のためのMOSFET用のゲート構造に関し、接合活性化などの高温プロセスに耐えうるとともに、ゲート伝搬遅延を小さくしうるようにする。【解決手段】本発明に係るゲート構造10は、半導体基板上12の絶縁層14と、この絶縁層14上に形成されたポリシリコンのゲート電極16とを備えている。上記ゲート構造10は、さらに、ゲート電極16上に形成された半絶縁性の特性を有する拡散障壁層20と、この拡散障壁層20上に形成されゲート電極16と電気的にコンタクトしているゲート導体18とを備えている。拡散障壁層20の構成と厚さは、当該拡散障壁層20がゲート導体18とポリシリコンのゲート電極16との間の拡散および混合を効果的に阻止できるように、しかし、ゲート構造10のゲート伝搬遅延をあまり増大させないほどの容量性結合および/または漏れ電流を実現するように、調製されている。

請求項（抜粋）：

半導体基板に形成された半導体装置であって、半導体基板と、前記半導体基板上の絶縁層と、前記絶縁層上の電極と、前記電極上の、抵抗率が10-2Ω・cm以上である半絶縁性の拡散障壁層と、前記電極と電気的にコンタクトするように、前記拡散障壁層に接触している導体とを備え、前記拡散障壁層の厚さが、前記導体と前記電極との間の拡散および混合を効果的に阻止するのに十分な厚さである半導体装置。

IPC (2件)：

H01L 29/78 , H01L 29/43

FI (2件)：

H01L 29/78 301 G , H01L 29/62 G

Fターム (27件)：

4M104AA01 , 4M104BB01 , 4M104BB36 , 4M104BB39 , 4M104BB40 , 4M104CC05 , 4M104DD29 , 4M104EE08 , 4M104EE15 , 4M104EE17 , 4M104FF16 , 4M104GG09 , 4M104GG10 , 4M104HH05 , 5F140AA30 , 5F140AA34 , 5F140AB03 , 5F140BA01 , 5F140BF04 , 5F140BF13 , 5F140BF21 , 5F140BF25 , 5F140BF27 , 5F140BF28 , 5F140BF35 , 5F140BG32 , 5F140BK12

引用特許：

審査官引用 (7件)

半導体装置及びその製造方法
公報種別：公開公報出願番号：特願平9-333292 出願人：日本電気株式会社
半導体装置の製造方法
公報種別：公開公報出願番号：特願平8-277750 出願人：日本電気株式会社
半導体装置およびその製造方法
公報種別：公開公報出願番号：特願平6-237733 出願人：株式会社東芝

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