特許

J-GLOBAL ID：200903061372175995

半導体集積回路装置およびその製造方法

発明者： 大湯 静憲 ,  朝倉 久雄 ,  内山 博之
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2000-228772
公開番号（公開出願番号）：特開2002-043549
出願日： 2000年07月28日
公開日（公表日）： 2002年02月08日
要約：

【要約】【課題】 メモリセルのリフレッシュ特性を向上させ、周辺回路のpチャネル型MISFETのキンク現象の発生の低減させる技術を提供する。【解決手段】 メモリセルを構成するnチャネル型MISFET、周辺回路のpチャネル型MISFETQpのゲート電極9側壁に薄い窒化シリコン膜から成るサイドウォール膜12を形成した後、ゲート電極9側部の半導体基板(p型ウエル3、n型ウエル4)表面を熱酸化し、厚いライト酸化膜11a、11bを形成する。その結果、ライト酸化膜11a、11bとその上層のサイドウォール膜12およびサイドウォールスペーサ16との界面に形成される負電荷量を低減させることができ、メモリセルのリフレッシュ特性を向上させ、周辺回路のpチャネル型MISFETのキンク現象の発生の低減させることができる。

請求項（抜粋）：

半導体基板のメモリセル形成領域に形成された情報転送用nチャネル型MISFETと容量素子から成るメモリセルおよび周辺回路形成領域に形成されたCMIS構成用nチャネル型MISFETおよびpチャネル型MISFETとを有する半導体集積回路装置であって、前記情報転送用nチャネル型MISFET、CMIS構成用nチャネル型MISFETおよびpチャネル型MISFETは、(a)前記半導体基板中に形成されたソースおよびドレインと、前記ソースとドレインとの間の半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極端部からソースもしくはドレイン上に延在するライト酸化膜とを有し、(b)前記情報転送用nチャネル型MISFETのライト酸化膜は、前記CMIS構成用nチャネル型MISFETおよびpチャネル型MISFETのライト酸化膜より厚いこと、を特徴とする半導体集積回路装置。

IPC (4件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8238 ,  H01L 27/092

FI (3件)：

H01L 27/10 621 C ,  H01L 27/08 321 D ,  H01L 27/10 681 F

Fターム (43件)：

5F048AB01 ,  5F048AC03 ,  5F048BA01 ,  5F048BB06 ,  5F048BB09 ,  5F048BB12 ,  5F048BC06 ,  5F048BE03 ,  5F048BF07 ,  5F048BF12 ,  5F048BF16 ,  5F048BG01 ,  5F048BG13 ,  5F048DA25 ,  5F048DA27 ,  5F083AD10 ,  5F083AD24 ,  5F083AD48 ,  5F083AD61 ,  5F083GA06 ,  5F083JA06 ,  5F083JA39 ,  5F083JA40 ,  5F083KA01 ,  5F083KA05 ,  5F083MA06 ,  5F083MA17 ,  5F083MA19 ,  5F083NA01 ,  5F083NA08 ,  5F083PR09 ,  5F083PR12 ,  5F083PR33 ,  5F083PR36 ,  5F083PR39 ,  5F083PR40 ,  5F083PR43 ,  5F083PR44 ,  5F083PR46 ,  5F083PR53 ,  5F083PR54 ,  5F083PR56 ,  5F083ZA06

引用特許：

審査官引用 (4件)

• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平9-196976   出願人：株式会社日立製作所
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平6-265644   出願人：ソニー株式会社
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平10-286505   出願人：株式会社東芝
• 半導体装置及び半導体装置の製造方法
  公報種別：公開公報   出願番号：特願2000-200257   出願人：株式会社東芝