特許
J-GLOBAL ID：200903061839057088

マッチドフィルタバンク

発明者：
周 長明

周 長明 について

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周 旭平

周 旭平 について

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鈴木 邦彦

鈴木 邦彦 について


出願人/特許権者：
株式会社鷹山

株式会社鷹山 について


代理人 (1件)： 山本 誠
公報種別：公開公報
出願番号（国際出願番号）：特願平10-046180
公開番号（公開出願番号）：特開平11-205193
出願日： 1998年02月12日
公開日（公表日）： 1999年07月30日
要約：
【要約】【課題】 複数のマッチドフィルタを少ない回路規模で実現する。【解決手段】 信号入力端子11からの入力信号はサンプルホールド回路SH#,1#'〜SH#,256#'に順次サンプルホールドされる。このサンプルホールド回路SH#,1#'〜SH#,256#'の出力は、乗算器14#,1#'〜14#,256#'および乗算器17#,1#'〜17#,256#'に入力される。乗算器14#,1#'〜14#,256#'ではPN符号レジスタ13からの#,256#'チップの第1のPN符号とそれぞれ乗算され、加算器15から第1のPN符号に対する相関演算結果が出力される。乗算器17#,1#'〜17#,256#'では、4チップの第2のPN符号が繰り返し格納されているPN符号レジスタ16の各段の出力との乗算が実行され、加算制御レジスタ18により制御されるマルチプレクサ20#,1#'〜20#,256#'を介して、加算器17#,1#'〜17#,256#'の乗算結果の4チップ分が加算器21で加算され、第2のPN符号に対する相関が出力される。
請求項（抜粋）：
入力信号を順次サンプルホールドするm個(mは2以上の整数)のサンプルホールド回路を有するサンプルホールド回路群と、それぞれ係数データが格納されるn個(nは2以上の整数)のm段構成の循環型シフトレジスタ型のPN符号レジスタと、前記n個のPN符号レジスタにそれぞれ対応して設けられたn個の乗算回路群であって、該各乗算回路群は前記サンプルホールド回路群における各サンプルホールド回路の出力と対応する前記PN符号レジスタの各段の出力との乗算を行うm個の乗算回路を有しているn個の乗算回路群と、各乗算回路群に属するm個の乗算回路の出力から当該係数データの長さに対応する数の出力を選択して加算する加算回路とを有することを特徴とするマッチドフィルタバンク。
IPC (3件)：
H04B 1/707 ,  H03H 15/00 ,  H03H 17/02 601
FI (3件)：
H04J 13/00 D ,  H03H 15/00 ,  H03H 17/02 601 Z
引用特許：
審査官引用 (11件)
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