特許
J-GLOBAL ID：200903062029902969

MRAMデバイス構造内の電気的短絡を排除するドライエッチング停止処理

発明者：
ディティツィオ ロバート

ディティツィオ ロバート について


出願人/特許権者：
ティーガル コーポレイション

ティーガル コーポレイション について


代理人 (5件)： 熊倉 禎男 ,  大塚 文昭 ,  西島 孝喜 ,  須田 洋之 ,  上杉 浩
公報種別：公表公報
出願番号（国際出願番号）：特願2009-500499
公開番号（公開出願番号）：特表2009-530825
出願日： 2007年03月16日
公開日（公表日）： 2009年08月27日
要約：
【課題】磁気トンネル接合デバイス及びメモリデバイスで使用するような金属-絶縁体-金属の積層薄膜スタックを収容するデバイス構造を製作する技術を提供する。【解決手段】本発明は、一般的に半導体製作に関し、特に、磁気トンネル接合デバイスの製作に関する。特に、本発明は、トンネル接合部内の誘電体層をエッチング停止層として使用し、パターン化処理から生じる可能性がある電気的短絡を排除する方法に関する。【選択図】図3
請求項（抜粋）：
磁気接合メモリデバイスを製作する方法であって、 (a)基板を準備する段階と、 (b)絶縁層を前記基板の上に形成する段階と、 (c)上部金属層を前記絶縁層の上に形成する段階と、 (d)下に重なる前記絶縁層に対して前記上部金属層を選択的に除去する段階と、 を含み、 前記選択的除去処理は、非反応ガス雰囲気で行われ、かつ前記上部金属層と前記絶縁層とのスパッタ閾値間のバイアス電力による前記基板へのバイアスの印加を含む、 ことを特徴とする方法。
IPC (5件)：
H01L 43/12 ,  H01L 21/824 ,  H01L 27/105 ,  H01L 43/08 ,  H01L 21/306
FI (5件)：
H01L43/12 ,  H01L27/10 447 ,  H01L43/08 Z ,  H01L21/302 105A ,  H01L21/302 301Z
Fターム (35件)：
4M119AA19 ,  4M119BB01 ,  4M119DD06 ,  4M119DD09 ,  4M119JJ12 ,  5F004AA06 ,  5F004CA02 ,  5F004CA03 ,  5F004DA01 ,  5F004DA04 ,  5F004DA11 ,  5F004DA16 ,  5F004DA18 ,  5F004DA22 ,  5F004DA23 ,  5F004DA25 ,  5F004DA26 ,  5F004DA29 ,  5F004DB12 ,  5F004DB29 ,  5F092AA11 ,  5F092AB06 ,  5F092AC12 ,  5F092BB03 ,  5F092BB04 ,  5F092BB17 ,  5F092BB22 ,  5F092BB35 ,  5F092BB36 ,  5F092BB42 ,  5F092BB43 ,  5F092BB53 ,  5F092BC04 ,  5F092BC07 ,  5F092CA08
引用特許：
出願人引用 (6件)
  • 米国特許仮出願出願番号第60/783、157号
  • 米国特許第6、673、675号
  • 米国特許第6、677、165号
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審査官引用 (4件)
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