特許
J-GLOBAL ID：200903063014185280

半導体基板の製造方法およびエピタキシャル成長装置

発明者：
柴田 巧

柴田 巧 について

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山内 庄一

山内 庄一 について

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山岡 智則

山岡 智則 について

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野上 彰二

野上 彰二 について


出願人/特許権者：
株式会社デンソー

株式会社デンソー について

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株式会社SUMCO

株式会社SUMCO について


代理人 (2件)： 恩田 博宣 ,  恩田 誠
公報種別：公開公報
出願番号（国際出願番号）：特願2005-285694
公開番号（公開出願番号）：特開2007-096137
出願日： 2005年09月29日
公開日（公表日）： 2007年04月12日
要約：
【課題】ボイドの発生を抑制しつつトレンチをエピタキシャル膜で埋め込んだ後の基板平坦化を容易に行うことができる半導体基板の製造方法およびエピタキシャル成長装置を提供する。【解決手段】シリコン基板(1,2)の主表面2aにトレンチ4を形成し、シリコンソースガスとハロゲン化物ガスの混合ガスの供給に伴うエピタキシャル成長によりトレンチ4内を含めたシリコン基板(1,2)の主表面2a上にエピタキシャル膜20を成膜してトレンチ4の内部をエピタキシャル膜20で埋め込み、さらに、平坦化のために、埋込用のエピタキシャル膜20の上に、エピタキシャル膜21を、シリコン基板(1,2)の主表面2aでのエピタキシャル膜20の成長速度よりも速い条件下で成膜する。【選択図】図3
請求項（抜粋）：
シリコン基板の主表面にトレンチを形成する第1工程と、 シリコンソースガスとハロゲン化物ガスの混合ガスの供給に伴うエピタキシャル成長により前記トレンチ内を含めたシリコン基板の主表面上にエピタキシャル膜を成膜して前記トレンチの内部をエピタキシャル膜で埋め込む第2工程と、 平坦化のために、前記第2工程での埋込用のエピタキシャル膜の上に、エピタキシャル膜を、前記第2工程におけるシリコン基板の主表面でのエピタキシャル膜の成長速度よりも速い条件下で成膜する第3工程と、 を有することを特徴とする半導体基板の製造方法。
IPC (4件)：
H01L 29/78 ,  H01L 29/12 ,  H01L 21/336 ,  H01L 21/205
FI (4件)：
H01L29/78 652H ,  H01L29/78 652T ,  H01L29/78 658E ,  H01L21/205
Fターム (9件)：
5F045AA03 ,  5F045AB02 ,  5F045AC00 ,  5F045AC01 ,  5F045AC05 ,  5F045AC13 ,  5F045AF03 ,  5F045BB19 ,  5F045CA05
引用特許：
出願人引用 (2件) 審査官引用 (8件)
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