特許

J-GLOBAL ID：200903063173620168

アクセス待ち時間を減少するためにメモリ状態情報を使用するメモリ制御

発明者： ジェラール ショベル ,  セルジ ラッセール ,  ドミニク ダンベルノ
出願人/特許権者： テキサス インスツルメンツ インコーポレイテツド
代理人 (1件)： 浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-377031
公開番号（公開出願番号）：特開2000-315172
出願日： 1998年12月07日
公開日（公表日）： 2000年11月14日
要約：

【要約】【課題】 メモリ・アクセス待ち時間を減少するためのメモリ制御とアクセス・トラフィック制御を提供する。【解決手段】 複数行のメモリ(24)に結合したメモリ・コントローラ回路(18a)は、メモリ・アクセス要求を表す信号を受取る回路(28)を含む。第1信号は受取り回路で受取られ、メモリの第1アドレスを含み、第2信号は第1信号を受取った後に受取り回路で受取られ、メモリの第2アドレスを含む。メモリ・コントローラ回路は又、第2アドレスが第1アドレスと関係しているかを決定する決定回路(30、RAn、AC#Bn#ROW、C#B#Rn)と、メモリへ制御信号を発行する回路(30)を含む。前記制御信号により、各要求に応答して各メモリ・アクセスが発生する。又、前記決定回路に応答して、第1及び第2アクセス間で複数行のうちの同じ行がアクティブに保持されるよう前記制御信号の発行回路がメモリへ制御信号を発行する。

請求項（抜粋）：

複数行を有するメモリに結合したメモリ・コントローラ回路であって、メモリをアクセスする要求を表す信号を受取る回路であって、メモリをアクセスする第1要求を表す第1信号は受取り回路により受取られ、かつメモリの第1アドレスを含み、メモリをアクセスする第2要求を表す第2信号は第1信号の後に受取り回路により受取られ、かつメモリの第2アドレスを含む、前記信号受取り回路と、第2アドレスが第1アドレスと同じ複数行のどれかに向けられているかどうかを決定する決定回路と、メモリをアクセスする要求を表す信号の受取りに応答してメモリへ制御信号を発行する回路であって、この制御信号は、第1要求に応答して第1メモリ・アクセスを発生させ、第2要求に応答して第2メモリ・アクセスを発生させる、前記発行回路と、を含み、第2アドレスが第1アドレスと同じ複数行のどれかに向けられているかどうかを決定する決定回路に応答して、制御信号を発行する回路は、第1及び第2アクセスの間複数行の同じものをアクティブに保持するようメモリへ制御信号を発行する、複数行を有するメモリに結合したメモリ・コントローラ回路。

IPC (4件)：

G06F 12/02 590 ,  G06F 12/00 571 ,  G06F 13/28 310 ,  G06F 13/28

FI (4件)：

G06F 12/02 590 B ,  G06F 12/00 571 B ,  G06F 13/28 310 B ,  G06F 13/28 310 M

Fターム (9件)：

5B060AB13 ,  5B060AB19 ,  5B060CD04 ,  5B061BA03 ,  5B061DD01 ,  5B061DD06 ,  5B061DD09 ,  5B061DD11 ,  5B061RR02

引用特許：

審査官引用 (4件)

• データ処理システム
  公報種別：公開公報   出願番号：特願平5-223079   出願人：株式会社日立製作所
• メモリ制御装置
  公報種別：公開公報   出願番号：特願平5-311246   出願人：沖電気工業株式会社
• メモリ制御装置
  公報種別：公開公報   出願番号：特願平8-280428   出願人：富士通株式会社
• メモリコマンド制御回路
  公報種別：公開公報   出願番号：特願平9-168830   出願人：甲府日本電気株式会社