特許
J-GLOBAL ID:200903063239877998

キャッシュシステム

発明者:
出願人/特許権者:
代理人 (1件): 鈴木 誠
公報種別:公開公報
出願番号(国際出願番号):特願2000-305862
公開番号(公開出願番号):特開2002-116954
出願日: 2000年10月05日
公開日(公表日): 2002年04月19日
要約:
【要約】【課題】 キャッシュタグメモリに対するアクセスレイテンシを軽減し、コンピュータシステムのトランザクション処理に要するレイテンシの削減を図る。【解決手段】 キャッシュタグメモリ260の一部を格納するキャッシュタグバッファ270を用意する。キャッシュ制御回路280は、プロセッサ10からメモリ処理要求が発行された際に、キャッシュタグメモリ260とキャッシュタグバッファ270の両方を検索し、キャッシュタグバッファ270に目的のキャッシュブロックが存在する場合、キャッシュタグメモリ260の検索結果を待たずに、該キャッシュブロックの情報を使用してキャッシュデータメモリ250をアクセスする。
請求項(抜粋):
メインメモリに格納されたデータの一部を格納するキャッシュデータメモリと、前記キャッシュデータメモリに格納されたデータのメインメモリ内の位置を示す情報を格納するキャッシュタグメモリを具備するキャッシュシステムにおいて、前記キャッシュタグメモリの情報の一部を格納するキャッシュタグバッファと、メモリアクセス要求を受けると、前記キャッシュタグメモリと前記キャッシュタグバッファの両方を検索し、前記キャッシュタグバッファに目的のキャッシュブロックが存在する場合、前記キャッシュタグメモリの検索結果を待たずに、前記キャッシュタグバッファの情報を使用して前記キャッシュデータメモリに対するアクセスを制御するキャッシュ制御手段と、を有することを特徴とするキャッシュシステム。
IPC (3件):
G06F 12/08 507 ,  G06F 12/08 ,  G06F 12/08 515
FI (4件):
G06F 12/08 507 Z ,  G06F 12/08 507 G ,  G06F 12/08 507 H ,  G06F 12/08 515 Z
Fターム (5件):
5B005JJ11 ,  5B005KK12 ,  5B005MM01 ,  5B005NN31 ,  5B005NN45
引用特許:
審査官引用 (8件)
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