特許
J-GLOBAL ID:200903063762152808

マッチドフィルタおよび信号受信装置

発明者:
出願人/特許権者:
代理人 (1件): 山本 誠
公報種別:公開公報
出願番号(国際出願番号):特願平10-264759
公開番号(公開出願番号):特開平11-312952
出願日: 1998年09月18日
公開日(公表日): 1999年11月09日
要約:
【要約】【課題】 1ビットの拡散符号を用いるアナログ加算タイプのマッチドフイルタにおいて回路規模を小さくする。【解決手段】 アナログ入力信号をA/D変換し、データレジスタR11〜R1nおよびR21〜R2nの2系統のレジスタ群に順次格納する。各データレジスタR11〜R1nおよびR21〜R2nの出力をセレクタSEL1〜SELnにより選択的に排他的論理和回路XOR1〜XORnに入力し、そのデジタルデータ各ビットと拡散符号m1〜mnとの排他的諭理和を算出し、その出力をアナログ加算器ADDでアナログ加算する。
請求項(抜粋):
アナログ入力信号をデジタル信号に変換するA/D変換器と、前記A/D変換器から出力されるデータが順次格納されるデータ格納手段と、1ビットの乗数データを出力する乗数供給手段と、前記データ格納手段の各段に対応して設けられ、前記データ格納手段の各段に格納されているデータと前記乗数供給手段からの対応する乗数データとの排他的論理和を算出する排他的論理和回路と、前記排他的論理和回路の出力を加算するアナログ加算回路とを有することを特徴とするマッチドフィルタ。
IPC (3件):
H03H 15/00 ,  H03H 17/02 601 ,  H04B 1/707
FI (3件):
H03H 15/00 ,  H03H 17/02 601 Z ,  H04J 13/00 D
引用特許:
審査官引用 (12件)
全件表示

前のページに戻る