特許
J-GLOBAL ID:200903064265886136
薄膜トランジスタの作製方法
発明者:
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出願人/特許権者:
公報種別:公開公報
出願番号(国際出願番号):特願2004-211354
公開番号(公開出願番号):特開2005-150685
出願日: 2004年07月20日
公開日(公表日): 2005年06月09日
要約:
【課題】 材料の利用効率を向上させ、作製工程を簡略化した薄膜トランジスタの作製方法の提供を課題とする。【解決手段】 本発明の薄膜トランジスタの作製方法は、絶縁表面を有する基板上に、液滴吐出法でゲート電極を形成するステップと、ゲート電極上に、ゲート絶縁層、半導体層、一導電型の不純物を含有する半導体層を積層形成するステップと、ゲート電極と重なる位置に、液滴吐出法で第1のマスクとして機能する第1の導電体層を形成するステップと、第1の導電体層により、半導体層と、一導電型の不純物を含有する半導体層をエッチングするステップと、第1の導電体層上に、液滴吐出法でソース配線又はドレイン配線として機能する第2の導電体層を形成するステップと、第2の導電体層をマスクとして、第1の導電体層と、一導電型の不純物を含有する半導体層とをエッチングするステップとを有することを特徴とする。【選択図】 図1
請求項(抜粋):
絶縁表面を有する基板上に、液滴吐出法でゲート電極を形成し、
前記ゲート電極上に、ゲート絶縁層、半導体層、一導電型の不純物を含有する半導体層を積層形成し、
前記ゲート電極と重なる位置に、液滴吐出法で第1のマスクとして機能する第1の導電体層を形成し、
前記第1の導電体層により、前記半導体層と、前記一導電型の不純物を含有する半導体層とをエッチングし、
前記第1の導電体層上に、液滴吐出法でソース配線又はドレイン配線として機能する第2の導電体層を形成し、
前記第2の導電体層をマスクとして、前記第1の導電体層と、前記一導電型の不純物を含有する半導体層とをエッチングすることを特徴とする薄膜トランジスタの作製方法。
IPC (6件):
H01L21/336
, G02F1/1368
, H01L21/288
, H01L21/3205
, H01L29/786
, H05B33/14
FI (8件):
H01L29/78 627C
, G02F1/1368
, H01L21/288 Z
, H05B33/14 A
, H01L29/78 616K
, H01L29/78 618B
, H01L29/78 618A
, H01L21/88 B
Fターム (137件):
2H092GA24
, 2H092HA06
, 2H092JA24
, 2H092JA37
, 2H092JA41
, 2H092MA01
, 2H092NA25
, 2H092NA27
, 2H092PA01
, 2H092PA06
, 3K007AB18
, 3K007BA06
, 3K007DB03
, 3K007GA00
, 4M104AA09
, 4M104AA10
, 4M104BB02
, 4M104BB04
, 4M104BB05
, 4M104BB06
, 4M104BB07
, 4M104BB08
, 4M104BB09
, 4M104BB13
, 4M104BB14
, 4M104BB16
, 4M104BB18
, 4M104BB30
, 4M104BB36
, 4M104CC05
, 4M104DD34
, 4M104DD37
, 4M104DD51
, 4M104DD61
, 4M104DD74
, 4M104DD80
, 4M104FF13
, 4M104FF16
, 4M104GG08
, 4M104HH20
, 5F033GG04
, 5F033HH07
, 5F033HH08
, 5F033HH11
, 5F033HH13
, 5F033HH14
, 5F033HH18
, 5F033HH19
, 5F033HH20
, 5F033HH31
, 5F033HH33
, 5F033HH38
, 5F033MM05
, 5F033MM13
, 5F033PP15
, 5F033PP19
, 5F033PP26
, 5F033QQ00
, 5F033QQ73
, 5F033QQ82
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, 5F033RR06
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, 5F110NN34
, 5F110NN35
, 5F110NN36
, 5F110NN71
, 5F110NN72
, 5F110NN73
, 5F110NN78
, 5F110PP06
, 5F110PP24
, 5F110QQ01
, 5F110QQ09
, 5F110QQ12
, 5F110QQ16
引用特許:
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