特許
J-GLOBAL ID：200903064560644888
半導体装置、電子回路装置および製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平11-349103
公開番号（公開出願番号）：特開2001-168224
出願日： 1999年12月08日
公開日（公表日）： 2001年06月22日
要約：
【要約】【課題】はんだバンプの応力を低減し、接続部におけるクラックの発生が防止された半導体装置、電子回路装置およびその製造方法を提供する。【解決手段】半導体基板3と、半導体基板の一方の面である第1面側に形成された半導体素子と、半導体基板3を搭載する絶縁基板2と、半導体基板3と絶縁基板2との層間に形成され、半導体素子に電気的に導通する配線パターン6と、絶縁基板2に形成され、配線パターン6に達するスルーホール11と、スルーホール11内の側面を被覆する絶縁層12と、スルーホール11内に絶縁層12を介して形成され、配線パターン6に接続し、導電体からなるスルーホール埋め込み部13と、スルーホール埋め込み部13に接続し、外部端子となるはんだバンプ17とを有する半導体装置、電子回路装置、およびその製造方法。
請求項（抜粋）：
半導体基板と、前記半導体基板の一方の面である第1面側に形成された半導体素子と、前記半導体基板を搭載する絶縁基板と、前記半導体基板と前記絶縁基板との層間に形成され、前記半導体素子に電気的に導通する配線パターンと、前記絶縁基板に形成され、前記配線パターンに達するスルーホールと、前記スルーホール内の側面を被覆する絶縁層と、前記スルーホール内に前記絶縁層を介して形成され、前記配線パターンに接続し、導電体からなるスルーホール埋め込み部と、前記スルーホール埋め込み部に接続し、外部端子となるはんだバンプとを有する半導体装置。
引用特許：
出願人引用 (6件)
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審査官引用 (5件)
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