特許
J-GLOBAL ID：200903064629495510
記憶サブシステム及び記憶制御装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
小川 勝男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-353806
公開番号（公開出願番号）：特開2001-167040
出願日： 1999年12月14日
公開日（公表日）： 2001年06月22日
要約：
【要約】【課題】 記憶制御装置の性能向上、特にファイバチャネルのもつ高速データ転送を生かすような高性能をもつとともに、信頼性の向上を図る。また複数種類のインタフェースをもつホストコンピュータを接続可能とする。【解決手段】 ループ133はファイバチャネルインタフェースをもつ共通のループ伝送路である。HIFC103,104,105は、各々インタフェースの異なるホストコンピュータ100,101,102と接続し、必要に応じファイバチャネルインタフェースとの間の変換機能を有する。制御プロセッサ114〜117は、HIFC103〜105によって共有されるプロセッサである。制御プロセッサ114〜117は、各々FCAL管理情報113を参照し、ループ133を流れるフレームのうち設定されたアドレスをもつフレームを取り込み、設定されたLUN範囲の入出力要求の処理をする。
請求項（抜粋）：
上位外部から受け取った入出力要求に応じて下位外部との間で入出力データの転送を制御する記憶制御装置において、前記記憶制御装置は、上位外部とのインタフェースに応じて前記入出力要求を受け取る少なくとも1台の外部インタフェースコントローラと、前記入出力要求の処理をする少なくとも1台の制御プロセッサと、前記外部インタフェースコントローラと前記制御プロセッサとの間に介在し、両者間の情報伝送の伝送路となるファイバチャネルインタフェースのループとを有することを特徴とする記憶制御装置。
IPC (2件)：
G06F 13/10 340
, G06F 3/06 540
G06F 13/10 340 A
, G06F 3/06 540
5B014EB05
, 5B014FA04
, 5B065BA01
, 5B065CA04
, 5B065CA11
, 5B065CA15
, 5B065CE21
, 5B065ZA08
