特許

J-GLOBAL ID：200903064839988340

CMOSに適用する複数の金属ゲートを集積するシステムおよび方法

発明者： ウェイ ガオ ,  ジョン エフ. コンリー, ジュニア ,  ヨシ オノ
出願人/特許権者： シャープ株式会社
代理人 (3件)： 山本 秀策 ,  安村 高明 ,  大塩 竹志
公報種別：公開公報
出願番号（国際出願番号）：特願2004-039093
公開番号（公開出願番号）：特開2004-260165
出願日： 2004年02月16日
公開日（公表日）： 2004年09月16日
要約：

【課題】 金属ゲートスタックを有するデュアルゲートMOSFETを提供し、さらに、このようなMOSFETにおけるしきい値電圧を設定する方法を提供すること。【解決手段】 本方法は、第1および第2のチャネル領域の上に重なるゲート酸化物層を形成する工程と、ゲート酸化物層の上に重なる第1の厚さを有する第1の金属層を形成する工程と、第1の厚さを有する第1の金属層の上に重なる第2の厚さを有する第2の金属層を形成する工程と、第1のチャネル領域の上に重なる第2の金属層を選択的に除去する工程と、第3の金属層を形成する工程と、第1のチャネル領域の上に重なる第1および第3の金属層の厚さに応じたゲート仕事関数を有する第1のMOSFETを設ける工程と、第2のチャネル領域の上に重なる第1、第2および第3の金属層の厚さの合計に応じたゲート仕事関数を有する第1のMOSFETと相補的な第2のMOSFETを設ける工程とを包含する。【選択図】 なし

請求項（抜粋）：

金属ゲートを有するデュアルゲートMOSFETにおいてしきい値電圧を設定する方法であって、該方法は、 第1および第2のチャネル領域の上に重なるゲート酸化物層を形成する工程と、 該ゲート酸化物層の上に重なる第1の厚さを有する第1の金属層を形成する工程と、 該第1の厚さを有する該第1の金属層の上に重なる第2の厚さを有する第2の金属層を形成する工程と、 該第1のチャネル領域の上に重なる該第2の金属層を選択的に除去する工程と、 該第1のチャネル領域の上に重なる該第1の金属層の厚さに応じたゲート仕事関数を有する第1のMOSFETを設ける工程と、 該第2のチャネル領域の上に重なる該第1の金属層および該第2の金属層の厚さの合計に応じたゲート仕事関数を有する、該第1のMOSFETと相補的な第2のMOSFETを設ける工程と を包含する、方法。

IPC (5件)：

H01L21/8238 ,  H01L21/28 ,  H01L27/092 ,  H01L29/423 ,  H01L29/49

FI (3件)：

H01L27/08 321D ,  H01L21/28 301R ,  H01L29/58 G

Fターム (23件)：

4M104BB04 ,  4M104BB06 ,  4M104BB14 ,  4M104BB17 ,  4M104BB18 ,  4M104BB30 ,  4M104BB32 ,  4M104BB33 ,  4M104CC05 ,  4M104DD68 ,  4M104FF13 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  5F048AC03 ,  5F048BA01 ,  5F048BB09 ,  5F048BB10 ,  5F048BB12 ,  5F048BB13 ,  5F048BB15 ,  5F048BG13 ,  5F048DA09

引用特許：

審査官引用 (5件)

• 特許第6410376号
  
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平11-124405   出願人：株式会社東芝
• MIS型電界効果トランジスタ及びその製造方法
  公報種別：公開公報   出願番号：特願平11-041727   出願人：日本電気株式会社
• NMOSトランジスタとPMOSトランジスタとを有する半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平6-196098   出願人：ソニー株式会社
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願2002-072958   出願人：日本電気株式会社