特許
J-GLOBAL ID：200903064970925264

記憶装置の制御方法

発明者：
柴田 昇

柴田 昇 について

, 
田中 智晴

田中 智晴 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2006-028388
公開番号（公開出願番号）：特開2006-127762
出願日： 2006年02月06日
公開日（公表日）： 2006年05月18日
要約：
【課題】多値データの書き込みベリファイに要する時間増大を抑えることが可能であり、多値データの読み出し時間を短縮可能とする。【解決手段】電位Vbi’でベリファイ動作をする場合、電位Vai+1でセルのデータを予備リードし、この状態をラッチ回路に記憶する。ラッチ回路に記憶されているデータがローレベルの場合、セルの状態を変え、ハイレベルの場合、セルの状態を保持する。【選択図】 図1
請求項（抜粋）：
n値の状態を有するよう構成された記憶素子を具備する記憶装置の制御方法であって、 外部から入力される第1の記憶論理レベルあるいは第2の記憶論理レベルのデータを前記装置のデータ記憶回路に記憶し、読み出しレベルに対応して前記記憶素子から読み出される第1の記憶論理レベルあるいは第2の記憶論理レベルに応じて、前記データ記憶回路に記憶されている記憶論理レベルを変更し、前記データ記憶回路に記憶されている前記変更された記憶論理レベルが第1の記憶論理レベルの場合、前記記憶素子の状態を変え、第2の記憶論理レベルの場合、前記記憶素子の状態を保持することを特徴とする記憶装置の制御方法。
IPC (3件)：
G11C 16/02 ,  G11C 16/04 ,  G11C 16/06
FI (4件)：
G11C17/00 641 ,  G11C17/00 622E ,  G11C17/00 611A ,  G11C17/00 634G
Fターム (18件)：
5B125BA02 ,  5B125BA19 ,  5B125CA01 ,  5B125DA03 ,  5B125DB08 ,  5B125DB19 ,  5B125DC03 ,  5B125DC08 ,  5B125EA05 ,  5B125EB01 ,  5B125ED02 ,  5B125ED07 ,  5B125EE05 ,  5B125EE07 ,  5B125EJ08 ,  5B125FA02 ,  5B125FA04 ,  5B125FA05
引用特許：
出願人引用 (2件) 審査官引用 (4件)
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