半導体装置

発明者： , , , , ,
出願人/特許権者：
代理人 (2件)：恩田博宣 , 恩田誠
公報種別：公開公報
出願番号（国際出願番号）：特願2004-148255
公開番号（公開出願番号）：特開2005-332891
出願日： 2004年05月18日
公開日（公表日）： 2005年12月02日
要約：

【課題】ソース層とドレイン層とが交互に形成された素子領域を有していながら、該素子領域の外周付近での電流(キャリア)の集中を緩和して、ESD(静電気放電)等に起因するサージに対する耐性のさらなる強化を図ることのできる半導体装置を提供する。【解決手段】半導体基板中の素子領域EAおよび外周領域TAを格子状に区画する。そして、それら素子領域EA内に格子状に区画された各領域に、同格子の縦列および横列についてそれぞれ交互に、ソースセルSCとドレインセルDCとを割り当てることによって、同素子領域EA内に横型拡散MOS(LDMOS)トランジスタが形成される。また、外周領域TAの各領域にはそれぞれドレインセルDCが割り当てられ、これによって、素子領域EAの外周がドレインセルDCによって終端される。そして、素子領域EAの外周付近においては、ソース層よりもドレイン層のほうが、個数や面積の比率が大きくなっている。【選択図】図2

請求項（抜粋）：

半導体基板中の素子領域にソース層とドレイン層とが交互に形成されてなるとともに、それら交互に形成されたソース層とドレイン層との間にはそれぞれチャネルが形成されてなり、それらチャネルの上にそれぞれゲート絶縁膜を介して配設されたゲート電極に駆動電圧が印加されることによって、前記ソース層と前記ドレイン層との間に流れる電流を制御する半導体装置において、前記素子領域の外周が、前記ドレイン層によって終端されてなることを特徴とする半導体装置。

IPC (1件)：

H01L29/786

FI (1件)：

H01L29/78 616V

Fターム (22件)：

5F110AA22 , 5F110BB12 , 5F110CC02 , 5F110DD01 , 5F110DD05 , 5F110DD13 , 5F110EE09 , 5F110EE24 , 5F110FF02 , 5F110FF12 , 5F110GG01 , 5F110GG02 , 5F110GG04 , 5F110GG12 , 5F110HJ04 , 5F110HM02 , 5F110HM04 , 5F110HM12 , 5F110NN62 , 5F110NN66 , 5F110NN71 , 5F110NN77

引用特許：

出願人引用 (1件)

半導体装置およびその製造方法
公報種別：公開公報出願番号：特願2000-398749 出願人：株式会社デンソー

審査官引用 (9件)

特開平4-165678
特開平4-165678
半導体装置およびその製造方法
公報種別：公開公報出願番号：特願2000-398749 出願人：株式会社デンソー

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