特許
J-GLOBAL ID：200903065357495750

半導体装置の製造方法

発明者：
平井 健裕

平井 健裕 について

, 
上原 隆

上原 隆 について


出願人/特許権者：
松下電子工業株式会社

松下電子工業株式会社 について


代理人 (1件)： 前田 弘 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-106086
公開番号（公開出願番号）：特開2000-299446
出願日： 1999年04月14日
公開日（公表日）： 2000年10月24日
要約：
【要約】【課題】 CMOS部の各トランジスタと、高密度メモリのメモリトランジスタとの各ゲートを共通の工程で製造し得る半導体装置の製造方法を提供する。【解決手段】 多結晶シリコン膜7、NMOSFETゲート形成用マスク31a、PMOSFETゲート形成用マスク31b上に、タングステンシリサイド膜32、窒化膜11を堆積させる。その後、窒化膜11上に、レジスト膜Pr2を形成する。次に、パターニングした後の上面保護膜91、NMOSFETゲート形成用マスク31aおよびPMOSFETゲート形成用マスク31bをマスクとして用いて、エッチングを行うことにより、DRAMメモリセル部Rmのトランジスタのゲート電極33、CMOS部Rcの各トランジスタの下部電極34a、34bを同時に形成する。よって、CMOS部Rcの各トランジスタのゲート電極とDRAMメモリセルのゲート電極とを共通の工程により製造することができる。
請求項（抜粋）：
素子分離により半導体基板をCMOSFETを形成しようとする第1の領域と高密度メモリのメモリセルトランジスタを形成しようとする第2の領域とに分ける工程(a)と、上記第1の領域に第1ゲート絶縁膜を形成する工程(b)と、上記第2の領域に第2ゲート絶縁膜を形成する工程(c)と、上記第1ゲート絶縁膜及び上記第2ゲート絶縁膜の上に第1導体膜を形成する工程(d)と、上記第1導体膜上にマスク用絶縁膜を堆積した後、上記マスク用絶縁膜をパターニングして上記第1の領域のゲート電極を形成しようとする領域の上に第1ゲート形成用マスクを形成する工程(e)と、上記第1導体膜上および上記第1ゲート形成用マスク上に、上記第1導体膜より低抵抗の第2導体膜を形成する工程(f)と、上記第2導体膜の上に上記第2の領域のゲート電極を形成しようとする領域の上に第2ゲート形成用マスクを形成する工程(g)と、エッチングにより、第1の領域においては上記第1のゲート形成用マスクを用いて上記第1の導体膜をパターニングして上記CMOSFETのゲート電極を形成する一方、第2の領域においては上記第2のゲート形成用マスクを用いて上記第1および第2の導体膜をパターニングして上記メモリセルトランジスタのゲート電極を形成する工程(h)と、上記第1及び第2の領域における各ゲート電極の両側方に位置する領域にメモリセルトランジスタ、CMOSFETのソース・ドレイン拡散層を形成する工程(i)とを含む半導体装置の製造方法。
IPC (2件)：
H01L 27/108 ,  H01L 21/8242
FI (2件)：
H01L 27/10 621 B ,  H01L 27/10 681 F
Fターム (23件)：
5F083AD42 ,  5F083GA06 ,  5F083GA09 ,  5F083JA35 ,  5F083JA40 ,  5F083JA53 ,  5F083MA02 ,  5F083MA06 ,  5F083MA17 ,  5F083MA19 ,  5F083MA20 ,  5F083PR06 ,  5F083PR07 ,  5F083PR29 ,  5F083PR36 ,  5F083PR40 ,  5F083PR43 ,  5F083PR44 ,  5F083PR46 ,  5F083PR53 ,  5F083PR54 ,  5F083ZA05 ,  5F083ZA06
引用特許：
審査官引用 (6件)
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