FPGAにおいてプログラム可能スイッチ素子の複数の構成設定間で時間多重化するためのメモリシステム

発明者：
出願人/特許権者：
代理人 (1件)：古谷馨 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-002064
公開番号（公開出願番号）：特開平10-173516
出願日： 1997年01月09日
公開日（公表日）： 1998年06月26日
要約：

【要約】【課題】本発明の目的は、FPGAの構成を迅速に変更するための装置及び方法を提供することである。【解決手段】上記目的は、プログラム可能スイッチ素子の所定の設定を格納する複数のメモリセルと、該複数のメモリセルの各々から出力を受信し、上記プログラム可能スイッチ素子を駆動するために、上記メモリセルからの出力の1つを選択するタイム・スライス・セレクタと、該タイム・スライス・セレクタを制御して、上記プログラム可能スイッチ素子を駆動するために、上記複数のメモリセルのどれを選択するかを判定するタイム・スライス・コントローラとからなる、メモリシステムによって達成される。

請求項（抜粋）：

FPGA内のプログラム可能スイッチ素子の複数の設定間で時間多重化するためのメモリシステムにおいて、プログラム可能スイッチ素子の所定の設定を格納する複数のメモリセルと、該複数のメモリセルの各々から出力を受信し、上記プログラム可能スイッチ素子を駆動するために、上記メモリセルからの出力の1つを選択するタイム・スライス・セレクタと、該タイム・スライス・セレクタを制御して、上記プログラム可能スイッチ素子を駆動するために、上記複数のメモリセルのどれを選択するかを判定するタイム・スライス・コントローラと、からなるメモリシステム。

IPC (3件)：

H03K 19/177 , G11C 7/00 311 , H01L 21/82

FI (3件)：

H03K 19/177 , G11C 7/00 311 Z , H01L 21/82 A

引用特許：

審査官引用 (8件)

改良されたプログラマブル論理セルアレイアーキテクチャ
公報種別：公開公報出願番号：特願平6-203176 出願人：ヒューレット・パッカード・カンパニー
特開昭62-011977
特開昭58-104520

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引用文献：

審査官引用 (2件)

「ディジタルIC回路の設計」, 19870110, 197頁〜201頁
「ディジタルIC回路の設計」, 19830110, 197頁〜201頁

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