特許
J-GLOBAL ID:200903067267410278

半導体装置、メモリシステムおよび電子機器

発明者:
出願人/特許権者:
代理人 (1件): 井上 一 (外2名)
公報種別:公開公報
出願番号(国際出願番号):特願2001-031243
公開番号(公開出願番号):特開2002-237529
出願日: 2001年02月07日
公開日(公表日): 2002年08月23日
要約:
【要約】【課題】 メモリセルの安定性を増すことができるSRAMを提供すること。【解決手段】 SRAMのメモリセルは、フィールドの上方に5層の導電層を有する構造をしている。このうち、第1層〜第3層導電層によりフリップフロップが構成される。駆動トランジスタ形成領域11aの幅W11aで表される駆動トランジスタQ3、Q4のゲート幅WDは、転送トランジスタ形成領域11bの幅W11bで表される転送トランジスタQ1、Q2のゲート幅WTよりも大きい。副ワード線23a、23bの幅W23a、W23bで表される転送トランジスタQ1、Q2のゲート長LTは、ゲート-ゲート電極層21a、21bの幅W21a、W21bで表される駆動トランジスタQ3、Q4のゲート長LDよりも大きい。これにより、ベータレシオを大きくすることがでる。
請求項(抜粋):
第1負荷トランジスタ、第2負荷トランジスタ、第1駆動トランジスタ、第2駆動トランジスタ、第1転送トランジスタおよび第2転送トランジスタを含むメモリセルを備える半導体装置であって、第1方向に延びており、かつ、前記第1および第2負荷トランジスタが形成される、第1活性領域と、第1方向に延びており、かつ、前記第1および第2駆動トランジスタ、前記第1および第2転送トランジスタが形成される、第2活性領域と、第2方向に延びており、かつ、前記第1および第2活性領域の上層である第1層導電層に位置し、かつ、前記第2活性領域と平面的に見て交差して位置し、かつ、前記第1転送トランジスタのゲート電極を含む、第1ワード線と、第2方向に延びており、かつ、前記第1層導電層に位置し、かつ、前記第2活性領域と平面的に見て交差して位置し、かつ、前記第2転送トランジスタのゲート電極を含む、第2ワード線と、第2方向に延びており、かつ、前記第1層導電層に位置し、かつ、前記第1および第2活性領域と平面的に見て交差して位置し、かつ、前記第1ワード線と前記第2ワード線との間に位置し、かつ、前記第1負荷トランジスタおよび前記第1駆動トランジスタのゲート電極を含む、第1ゲート-ゲート電極層と、第2方向に延びており、かつ、前記第1層導電層に位置し、かつ、前記第1および第2活性領域と平面的に見て交差して位置し、かつ、前記第1ワード線と前記第2ワード線との間に位置し、かつ、前記第2負荷トランジスタおよび前記第2駆動トランジスタのゲート電極を含む、第2ゲート-ゲート電極層と、を備え、前記第1および第2転送トランジスタのゲート長は前記第1および第2駆動トランジスタのゲート長よりも大きい、及び/又は、前記第1および第2駆動トランジスタのゲート幅は前記第1および第2転送トランジスタのゲート幅よりも大きい、半導体装置。
IPC (3件):
H01L 21/8244 ,  H01L 27/11 ,  H01L 21/768
FI (3件):
H01L 27/10 381 ,  H01L 21/90 A ,  H01L 21/90 C
Fターム (42件):
5F033HH04 ,  5F033HH08 ,  5F033HH11 ,  5F033HH18 ,  5F033HH19 ,  5F033HH25 ,  5F033HH33 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ33 ,  5F033KK01 ,  5F033MM05 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033QQ08 ,  5F033QQ10 ,  5F033QQ28 ,  5F033RR04 ,  5F033UU05 ,  5F033VV16 ,  5F033WW01 ,  5F083BS27 ,  5F083BS46 ,  5F083BS48 ,  5F083GA11 ,  5F083JA36 ,  5F083JA37 ,  5F083JA39 ,  5F083JA40 ,  5F083KA01 ,  5F083KA03 ,  5F083KA05 ,  5F083KA20 ,  5F083MA04 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19 ,  5F083NA01 ,  5F083PR40 ,  5F083ZA13 ,  5F083ZA14
引用特許:
出願人引用 (4件)
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審査官引用 (4件)
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