特許
J-GLOBAL ID：200903006171618162
半導体メモリ装置
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-233707
公開番号（公開出願番号）：特開平10-125803
出願日： 1997年08月29日
公開日（公表日）： 1998年05月15日
要約：
【要約】【課題】 ロジックLSIの標準プロセスにより形成可能とすることで、製造コストの低減と電気的動作マージンの確保を行う。【解決手段】 メモリセルにおいてラッチを構成するトランジスタM1のドレイン拡散層D1はコンタクトC1を通じて第1金属層内の部分に接続され、トランジスタM1のソース拡散層S1は接地電源配線を構成しコンタクトC3、C3aを通じて第1金属層内の配線に接続され、トランジスタM1のポリシリコンP1は第1金属層または第2金属層内の配線にコンタクトC2を介して接続され、コンタクトC3にオーバーラップして設けられる第1スルーホールV1が第1金属層と第2金属層の間の接続を行い、トランジスタM1のドレイン拡散層D1にそのソースを接続形成されるトランジスタM2のゲートはポリシリコン層内のワード線WLに接続され、トランジスタM2のドレインはコンタクトC4で第1金属層内の配線に接続され、更に第1スルーホールV2を介して第2金属層内のビット線に接続される。
請求項（抜粋）：
第1のMOSFETと、第2のMOSFETと、上記第1のMOSFETのドレインである、拡散層と上記第2のMOSFETのゲートを電気的に接続する、第2層金属線の下層側に形成された第1層金属線からなる第1の配線と、上記第2のMOSFETのドレインである、拡散層と上記第2のMOSFETのゲートを電気的に接続する、第2層金属線の下層側に形成された第1層金属線からなる第1の配線と、上記第1および第2のMOSFETのソースをそれぞれ電気的に電源に接続する電源配線と、上記第1のMOSFETのドレインである拡散層から第1の第1層金属線に接続する第1のコンタクトと、上記第1のコンタクトにオーバーラップして設けられ、上記第1の配線である第2層金属線と上記第1の第1層金属線を接続する第1のスルーホールと、で構成したラッチを有する半導体メモリ装置。
IPC (2件)：
H01L 21/8244
, H01L 27/11
