特許
J-GLOBAL ID：200903067536639040

半導体装置の製造方法および半導体装置

発明者：
糟谷 良和

糟谷 良和 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (1件)： 井上 一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-292141
公開番号（公開出願番号）：特開2002-110965
出願日： 2000年09月26日
公開日（公表日）： 2002年04月12日
要約：
【要約】【課題】 電気的特性の劣化が抑えられた、半導体装置およびその製造方法を提供する。【解決手段】 半導体装置の製造方法は、以下の工程(a)〜(g)を含む。(a)ゲート絶縁層20を形成する工程、(b)所定のパターンを有するポリシリコン層32をゲート絶縁層20上に形成する工程、(c)ポリシリコン層32の側壁にサイドウオールスペーサ50を形成する工程、(d)ポリシリコン層32を覆う絶縁層62を堆積する工程、(e)ポリシリコン層32の上面が露出するまで、絶縁層62を平坦化する工程、(f)ゲート絶縁層20が露出しないように、ポリシリコン層32の一部を除去して、ポリシリコン層32の上に凹部80を形成する工程、および(g)凹部80に金属層34を充填し、少なくともポリシリコン層32と金属層34とを含むゲート電極を形成するする工程。
請求項（抜粋）：
以下の工程(a)〜(g)を含む、半導体装置の製造方法。(a)ゲート絶縁層を形成する工程、(b)前記ゲート絶縁層の上に、所定のパターンを有する第1の導電層を形成する工程、(c)前記第1の導電層の側壁にサイドウオールスペーサを形成する工程、(d)前記第1の導電層と前記サイドウオールスペーサとを覆う絶縁層を堆積する工程、(e)前記第1の導電層の上面が露出するまで、前記絶縁層を平坦化する工程、(f)少なくとも前記ゲート絶縁層が露出しないように、前記第1の導電層の一部を除去して、該第1の導電層の上方に凹部を形成する工程、および(g)前記凹部に第2の導電層を充填することにより、少なくとも前記第1の導電層と該第2の導電層とを含むゲート電極を形成する工程。
IPC (3件)：
H01L 29/78 ,  H01L 21/28 301 ,  H01L 29/43
FI (3件)：
H01L 21/28 301 A ,  H01L 29/78 301 G ,  H01L 29/62 G
Fターム (21件)：
4M104BB01 ,  4M104DD43 ,  4M104EE09 ,  4M104EE17 ,  4M104FF06 ,  4M104FF18 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  5F040EC02 ,  5F040EC04 ,  5F040EC07 ,  5F040EC19 ,  5F040EF02 ,  5F040EF13 ,  5F040FA05 ,  5F040FA07 ,  5F040FB02 ,  5F040FB04 ,  5F040FC10 ,  5F040FC11
引用特許：
審査官引用 (4件)
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