特許
J-GLOBAL ID：200903067565581484

画像処理装置

発明者：
光下 辰己

光下 辰己 について

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小沢 裕幸

小沢 裕幸 について

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堀岡 俊男

堀岡 俊男 について

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荒瀬 謙士朗

荒瀬 謙士朗 について

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黒瀬 悦和

黒瀬 悦和 について

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大森 睦弘

大森 睦弘 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平11-298918
公開番号（公開出願番号）：特開2001-118056
出願日： 1999年10月20日
公開日（公表日）： 2001年04月27日
要約：
【要約】【課題】小規模な装置構成で、高画質を安定して提供できる画像処理装置を提供する。【解決手段】 同一のパターンについて相互に異なる縮小率に対応した複数のテクスチャデータを記憶するDRAM16と、同時に処理を行おうとする複数の画素データに対して共通して用いられる縮小率を算出する縮小率算出回路および前記複数の画素データを処理する際に、前記算出された縮小率に対応する前記テクスチャデータを前記記憶回路から読み出す読み出し回路を内蔵したテクスチャエンジン回路12とが一つの半導体チップ内に混載されている。
請求項（抜粋）：
共通の処理条件が適用される複数の画素からなる単位図形を組み合わせて表示モデルを表現し、必要に応じてテクスチャデータを用いて前記画素に対応する画素データを生成する画像処理装置において、同一のパターンについて相互に異なる縮小率に対応した複数のテクスチャデータを記憶する記憶回路と、同時に処理を行おうとする複数の画素データに対して共通して用いられる縮小率を算出する縮小率算出回路と、前記複数の画素データを処理する際に、前記算出された縮小率に対応する前記テクスチャデータを前記記憶回路から読み出す読み出し回路とを有し、前記記憶回路、前記縮小率算出回路および前記読み出し回路が一つの半導体チップ内に混載されている画像処理装置。
IPC (2件)：
G06T 1/00 ,  G06T 15/00
FI (2件)：
G06F 15/66 J ,  G06F 15/72 450 A
Fターム (18件)：
5B057CA01 ,  5B057CA13 ,  5B057CB01 ,  5B057CB13 ,  5B057CD05 ,  5B057CE04 ,  5B057CE16 ,  5B057CH05 ,  5B057CH11 ,  5B057DA16 ,  5B057DB03 ,  5B057DB06 ,  5B080AA14 ,  5B080DA07 ,  5B080FA02 ,  5B080FA03 ,  5B080FA15 ,  5B080GA22
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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