特許

J-GLOBAL ID：200903067608078943

半導体装置の製造方法

発明者： 獅子口 清一
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 岩佐 義幸
公報種別：公開公報
出願番号（国際出願番号）：特願平11-163711
公開番号（公開出願番号）：特開2000-353755
出願日： 1999年06月10日
公開日（公表日）： 2000年12月19日
要約：

【要約】【課題】 素子分離膜を施されているSi基板上にゲート絶縁膜を形成後、厚膜のゲート電極を形成してなるMOS-FETのゲート電極の特性改善をすることができる半導体装置の製造方法を提供する。【解決手段】 MOS-FETのゲート電極の特性改善をする半導体装置の製造方法において、素子分離を設けるSi基板上に融点降下する多層非晶質半導体膜を形成し、次いで前記多層非晶質半導体膜にレーザ光照射による溶融を介して、前記多層非晶質半導体を溶融-不純物拡散-多結晶化-パターニングマスクによって、特性改善ゲート電極を有する半導体装置の製造方法である。

請求項（抜粋）：

MOS-FETのゲート電極の特性改善をする半導体装置の製造方法において、素子分離を施すSi基板に、PMOS形成領域及びNMOS形成領域にそれぞれNウエル及びPウエルを形成後、前記基板上に順次絶縁膜、非晶質半導体膜を多層に形成し、次いで前記PMOS形成領域及びNMOS形成領域上の前記非晶質半導体膜にそれぞれアクセプター及びドナーをドープし、次いで前記非晶質半導体膜全面をレーザ光照射により溶融処理を施し、所定のパターニングに基づく微細化形成を介してゲート電極にすることを特徴とする半導体装置の製造方法。

IPC (6件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 21/20 ,  H01L 21/265 ,  H01L 21/28 301 ,  H01L 29/78

FI (6件)：

H01L 27/08 321 D ,  H01L 21/20 ,  H01L 21/28 301 A ,  H01L 21/265 602 C ,  H01L 29/78 301 G ,  H01L 29/78 301 F

Fターム (45件)：

4M104AA01 ,  4M104AA08 ,  4M104BB01 ,  4M104BB36 ,  4M104BB40 ,  4M104CC05 ,  4M104DD81 ,  4M104EE03 ,  4M104GG09 ,  4M104GG14 ,  4M104HH20 ,  5F040DA11 ,  5F040DB03 ,  5F040DC01 ,  5F040EC02 ,  5F040EC06 ,  5F040EC07 ,  5F040EF02 ,  5F040EK01 ,  5F040FA05 ,  5F040FB02 ,  5F040FC18 ,  5F040FC21 ,  5F048AA01 ,  5F048AA07 ,  5F048AC03 ,  5F048BB00 ,  5F048BB04 ,  5F048BB06 ,  5F048BB07 ,  5F048BB08 ,  5F048BB13 ,  5F048BB16 ,  5F048BC06 ,  5F048BD04 ,  5F048BE03 ,  5F048BG13 ,  5F048DA25 ,  5F052AA02 ,  5F052CA07 ,  5F052DA02 ,  5F052DA03 ,  5F052DB01 ,  5F052FA24 ,  5F052JA02

引用特許：

審査官引用 (5件)

• デュアルゲート構造およびその製造方法
  公報種別：公開公報   出願番号：特願平7-331408   出願人：ソニー株式会社
• 特開昭64-022026
  
• デュアルゲート構造およびその製造方法
  公報種別：公開公報   出願番号：特願平7-340172   出願人：ソニー株式会社
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平9-293688   出願人：ソニー株式会社
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平8-180919   出願人：ソニー株式会社