特許
J-GLOBAL ID：200903067652786947

電界効果トランジスタ・パッケージ

発明者：
チャールズ・スティーブン・コーマン

チャールズ・スティーブン・コーマン について


出願人/特許権者：
ゼネラル・エレクトリック・カンパニイ

ゼネラル・エレクトリック・カンパニイ について


代理人 (1件)： 生沼 徳二
公報種別：公開公報
出願番号（国際出願番号）：特願平11-026797
公開番号（公開出願番号）：特開平11-274370
出願日： 1999年02月04日
公開日（公表日）： 1999年10月08日
要約：
【要約】【課題】 多結晶質シリコン・ゲート電極の高い抵抗を補償すると共に、伝導(抵抗)損失とスイッチング(容量)損失との間に最適のバランスを有する高レベルの回路性能を与えるような電界効果トランジスタ・パッケージを提供する。【解決手段】 1個以上のFETを含むFETパッケージにおいて、それのゲート端子(16)、ドレイン端子(12)及びソース端子(14)に対して3つのメタライズ層(38、40、42)が設置される。これらのメタライズ層はゲート・ランナ用メタライズ層を含み、これによりFET同士の並列配置を可能にして、総合的な全オン抵抗を最適値に低下させと共に、ゲート・スイッチング容量を最適値に増大させる。該ゲート・ランナ用メタライズ層は、ゲート端子とソース端子との間及びゲート端子とドレイン端子との間の重なり容量を最小にするように配置される。
請求項（抜粋）：
ゲート端子、ソース端子及びドレイン端子をそれぞれに有する1個以上の電界効果トランジスタ(FET)を含んでいて、各々のゲート端子が抵抗を有し且つ各々のFETのドレイン端子及びソース端子がゲート端子に対して重なり容量を有するような電界効果トランジスタ・パッケージにおいて、各々のFETがその上に取付けられている第1のメタライズ層であって、各々のFETのドレイン端子に対して電気的に相互接続されている第1のメタライズ層、前記第1のメタライズ層と平行に配置されている第2のメタライズ層であって、各々のFETのソース端子に対して電気的に相互接続されている第2のメタライズ層、並びにゲート・ランナを構成する第3のメタライズ層であって、各々のFETのゲート端子に対して電気的に相互接続されている第3のメタライズ層を含み、前記ゲート・ランナが、ゲート端子の実効抵抗を最小にし、且つドレイン端子とゲート端子との間及びソース端子とゲート端子との間の重なり容量を最小にするように形成されていること、を特徴とする電界効果トランジスタ・パッケージ。
IPC (3件)：
H01L 23/12 301 ,  H01L 29/78 ,  H01L 21/336
FI (2件)：
H01L 23/12 301 Z ,  H01L 29/78 301 Z
引用特許：
出願人引用 (5件)
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審査官引用 (4件)
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