特許
J-GLOBAL ID：200903068107380115

半導体装置およびその製造方法

発明者：
篠原 正昭

篠原 正昭 について

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渡部 浩三

渡部 浩三 について

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大和田 福夫

大和田 福夫 について

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青山 卓史

青山 卓史 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2004-020210
公開番号（公開出願番号）：特開2004-349680
出願日： 2004年01月28日
公開日（公表日）： 2004年12月09日
要約：
【課題】 半導体装置内にあるそれぞれの素子の素子特性を向上させつつ簡素化した工程で製造できる半導体装置の製造方法を提供する。【解決手段】 メモリゲート電極34、コントロールゲート電極42、ゲート電極43〜45が形成されている半導体基板20上に、酸化シリコン膜55、窒化シリコン膜56、酸化シリコン膜57を順次、形成する。続いて、ゲート電極43、44上に形成されている酸化シリコン膜57をウェットエッチングで除去する。その後、半導体基板20上に形成されている酸化シリコン膜57、窒化シリコン膜56、酸化シリコン膜55を異方性ドライエッチングで順次除去することにより、相対的に幅の広いサイドウォールA、B、Eと相対的に幅の狭いサイドウォールC、Dを形成する。【選択図】 図24
請求項（抜粋）：
メモリ用の第1電界効果トランジスタを含む書き換え可能な不揮発性メモリセルと、第2電界効果トランジスタを含む回路とを半導体基板上の異なる領域に形成した半導体装置であって、 (a)前記第1電界効果トランジスタの第1ゲート電極と、 (b)前記第1ゲート電極の側壁に形成された第1サイドウォールと、 (c)前記第2電界効果トランジスタの第2ゲート電極と、 (d)前記第2ゲート電極の側壁に形成された第2サイドウォールとを備え、 前記第1サイドウォールの幅は、前記第2サイドウォールの幅とは異なることを特徴とする半導体装置。
IPC (9件)：
H01L21/8247 ,  H01L21/8234 ,  H01L21/8238 ,  H01L27/088 ,  H01L27/092 ,  H01L27/10 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792
FI (5件)：
H01L27/10 434 ,  H01L27/10 481 ,  H01L29/78 371 ,  H01L27/08 102A ,  H01L27/08 321A
Fターム (60件)：
5F048AA01 ,  5F048AA05 ,  5F048AB01 ,  5F048AB03 ,  5F048AC03 ,  5F048BA01 ,  5F048BB03 ,  5F048BB05 ,  5F048BB08 ,  5F048BB11 ,  5F048BB16 ,  5F048BB17 ,  5F048BC06 ,  5F048BC18 ,  5F048BD10 ,  5F048BE03 ,  5F048BF07 ,  5F048BF11 ,  5F048BF16 ,  5F048BG13 ,  5F048DA23 ,  5F048DA25 ,  5F048DA27 ,  5F048DA30 ,  5F083EP18 ,  5F083EP22 ,  5F083EP32 ,  5F083EP63 ,  5F083EP68 ,  5F083ER02 ,  5F083ER03 ,  5F083ER19 ,  5F083JA02 ,  5F083JA19 ,  5F083JA35 ,  5F083JA39 ,  5F083LA04 ,  5F083LA05 ,  5F083LA07 ,  5F083LA10 ,  5F083NA01 ,  5F083PR03 ,  5F083PR05 ,  5F083PR36 ,  5F083PR41 ,  5F083ZA13 ,  5F101BA45 ,  5F101BB02 ,  5F101BC02 ,  5F101BC11 ,  5F101BD02 ,  5F101BD07 ,  5F101BD22 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BH09 ,  5F101BH14 ,  5F101BH15 ,  5F101BH21
引用特許：
出願人引用 (3件) 審査官引用 (6件)
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